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英特尔(intc . o:行情)。

最后更新于2021年8月23日
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由Mark LaPedus和Ed Sperling于2021年8月23日出版。．“英特尔雄心勃勃的路线图”文章链接在这里．

英特尔高级副总裁兼技术开发总经理Ann Kelleher接受了《半导体工程》杂志的采访，谈论了该公司新的逻辑路线图，以及光刻、封装和工艺技术。以下是那次讨论的节选。

SE:英特尔最近公布了新的逻辑路线图。除了英特尔3，该公司还在研发英特尔20A。有了英特尔20A，你们计划在2024年推出RibbonFET。什么是RibbonFET，它是如何推动英特尔前进的?

凯莱赫: RibbonFET是我们对业内其他人所说的全能门的称呼。有些人也叫它纳米片或纳米带。这是下一个晶体管架构，让我们超越finFET。在英特尔3之前，我们一直在使用finFET，并将继续改进finFET。当我们使用英特尔20A时，我们将在与行业其他公司大致相同的等效节点上使用带状场效应晶体管。

SE:英特尔在finFET方面遥遥领先。RibbonFET在最先进的节点上再次推动了行业的发展。你能使用当前版本的极紫外(EUV)光刻技术来绘制这种技术吗?

凯莱赫我们正在使用现有的EUV在我们计划于2024年开发的英特尔20A中，采用0.33数值孔径的工具。对于我们在2025年及以后的工艺，我们已经与ASML合作开发高na EUV，这是EUV的下一个数值孔径。下一个版本的EUV工具可以让我们得到更小的几何图形。除此之外，我们将混合使用EUV，高na EUV，以及其他浸入式和干式光刻层。

SE:为什么突然对高na EUV感兴趣，你们计划在哪里使用它?

凯莱赫:它允许我们移动到更小的几何形状和更小的音高，它也使我们能够延长双图版EUV。我们对高na的兴趣始于几年前。实际上有三家公司与阿斯麦合作，我们所有人都在EUV领域工作了多年。三年前，我们曾与ASML讨论过下一步的发展。人们认识到，整个行业都需要去那里。所以我们决定把赌注压在地上，说我们将在2025年推动它。这将是一个挑战。我们已经签下了第一批设备这意味着我们将成为第一批学习曲线的人。我们没有10nm的EUV，现在是Intel 7，我们现在在Intel 4上得到它。我们希望确保，随着我们的发展，我们能够保持EUV能力的领先优势。 It will bring a significant amount of learning, but it also will enable us to continue the progression down to the smallest geometries.

SE:这些芯片的开发成本将会很高。在一个骰子上，你能预见到所有的东西都在RibbonFET上吗，或者你能预见到这是一种混合搭配策略，有很多不同的东西吗?英特尔在这方面似乎有两个方向。一个是压下光刻曲线。另一方面，你有许多不同的技术，这些技术正在进入更快的互连和先进的包装。

凯莱赫从产品的角度来看，我们有异质包装。基本上，这是一种使用瓷砖的混搭策略，有点像乐高积木。产品设计师可以选择并结合他们想要构建产品的各种技术。并不是所有东西都需要在最新的节点上。相反，您可以选择最适合您想要交付的产品方面的技术。一旦我们达到了英特尔20A，我们的晶体管将从那里开始使用带状场效应晶体管。但同样，我们将继续使用并推动我们先进的包装技术。然后，我们可以交付并使这些不同的构建模块集成为我们的产品。对于设计师来说，他们可以混合搭配，为客户提供领先的产品。

SE:英特尔已经扩大了其先进的封装产品组合，对吗?

凯莱赫:我们的先进的包装技术从我们的2.5D封装开始，即EMIB(嵌入式多模互连桥)。然后我们有3D包装，这是fooveros。这涉及到一个基模，你可以在上面堆叠芯片。我们也有Foveros Omni，它带来了更多的好处，比如节省成本，因为基本骰子不需要和顶部骰子一样大。它还能给你带来能量上的好处。对于fooveros Omni，我们也会使用更小的颠簸音。此外，我们还介绍了fooveros Direct，这是一种铜到铜的键合。这基本上把我们带到了整体层面。当你做面对面的连接时，你消除了焊料，每平方毫米可以得到更大的互连数量。

SE:英特尔将尽可能地将finFET推向英特尔3，然后将推出其栅极全能技术。相反，三星将在3nm技术上推出gate-全能芯片。为什么英特尔不做同样的事情，在英特尔3推出带状场效应晶体管?

凯莱赫:我们知道，基于我们从内在优化的角度得到的东西，我们可以在finFET路线图上进行额外的改进。那么，为什么不在过渡到一个非常不同的架构之前获得这些收益呢?最重要的是，什么时候是做这件事的最佳时机?我们向全能门场效应晶体管(RibbonFET)的过渡，基本上是基于我们的信念，即我们可以从现有的finFET中提供更多。然后我们进行转换。时间将会告诉我们，该行业的其他公司将如何推出全能门。

SE:有几家公司长期以来一直在研究栅极全能晶体管。这项技术的挑战是什么?挑战是否涉及EUV或其他工艺步骤?

凯莱赫近年来，EUV技术已经显著成熟。它已经在流程流中得到了更全面的采用。这显然使它更容易在几何学方面，你要用它打印。在EUV的早期，问题是EUV是否能够完成它最终能够完成的所有层。我想说的是，EUV能力确实取得了进步。这是一个关键的促成因素gate-all-around．除了这些问题，你还必须考虑你的堆栈高度，就构建彩带本身而言，以及你想要多高。还必须考虑如何处理基板以及与基板的隔离。这些都是需要解决的挑战，我们有一个解决所有这些挑战的途径，同时把缺陷弄清楚并在时间框架内交付。

SE:增加密度的一个问题是为芯片上的各个组件供电。解决方案是什么?

凯莱赫:如果我们谈论电源，我想谈谈我们的PowerVia。我们的PowerVia是一个关键的创新。当你看今天的工艺流程，金属化是在晶圆的前端。基本上，它是将能量传递到晶圆的前端，到晶体管和互连金属化。我们的PowerVia创新改变了这一点。有了PowerVia，我们就能从晶圆片的背面提供能量。它允许晶圆片正面有更多的空间，并且在我们往下走时，使我们有更多的能力来放松我们的尺寸。与此同时，我们能够在没有功率下降的情况下直接为晶体管供电。它把我们带到了下一个地方，在处理整体电力输送挑战方面。

SE:因此，你真的能降低电压吗?你已经把导管都设置好了，可以让能量通过芯片，对吧?

凯莱赫最重要的是，你把电源连接到芯片后面你需要的地方。在功率方面，电压优化实际上归结为设计师想从最终产品中得到什么。在某些过程中，我们希望以较低的电压运行。如果你想提高性能，你想在更高的电压下运行。我们倾向于在产品中两者兼顾。总的来说，我们将能够提供和支持设计师的需求。

SE:英特尔的PowerVia看起来类似于Imec公司的BPR(掩埋式电源轨道)。PowerVia与BPR是相同还是不同?即使使用PowerVia，你仍然需要铜互连芯片，对吧?

凯莱赫:地埋式电力轨道，在最高层次，是同样的主题。但是实现的方式不同。我们将能量从晶圆片的背面传输到晶体管。地下电力轨道基本上是从正面得到的，所以你有一个不同的架构来实现它。这是关键的区别。我们相信我们的方法实际上是更好的方法。你仍然需要与晶体管有接触，这意味着要处理接触电阻来处理需要继续的晶体管信号。我们需要继续努力降低各种金属的接触电阻。金属化方案需要继续降低整体电阻。

SE:为什么Intel改变了它的节点命名策略?

凯莱赫:整个行业在节点命名方面出现了偏差。如果你在谷歌上搜索一下，你会发现为什么英特尔的10nm工艺相当于7nm工艺的解释。我们必须考虑如何让我们的客户更容易理解。现在，当他们看到我们的流程节点和名称时，他们能够做出更好的决定。为什么是现在?我们在3月份介绍了IDM 2.0愿景，并在过去的6个月里花了大量时间来制定非常详细的路线图。该路线图列出了我们将如何恢复每瓦性能平价和每瓦性能领先。考虑到我们要搬家了，我们决定现在是时候给它们重新命名了。我们现在把时间花在我们正在做的事情上，而不是解释节点名。

SE:目前，英特尔正在推出基于superin技术的10nm产品。(superin是finFET技术。)其次，英特尔的下一代10nm产品基于Enhanced superin技术。现在，英特尔已将其重新命名为英特尔7。什么是增强型superin ?

凯莱赫:我们现在有10nm的superin在工厂运行，这就是我们的产品，比如Tiger Lake。增强型superin，也就是现在的Intel 7，是下一代的superin性能优化。

SE:最近，英特尔的7纳米技术出现了延迟。(英特尔最初的7nm技术现在被称为英特尔4。)这项技术的现状如何?

凯莱赫我们公开宣布了当时的7nm技术，也就是现在的英特尔4。在那个时间点上，我们根据整个过程开发和缺陷密度重置我们的里程碑。从那时起，我们也开始致力于简化工艺流程的并行工艺，并在该工艺中真正增加了EUV的使用。因此，我们能够从最初的流程流版本切换到今年的新版本。一切都很顺利。在过去的九个月里，我们已经达到了里程碑，这让我有信心，我们正在做的工作将会取得成果。我们还做了其他的改变。我已经谈到了如何整合我们的路线图，以在每瓦性能方面取得领先地位。首先，我们已经确定了大量的项目，我们正在投入研发和资本来实现这些项目。其次，我们在英特尔的技术开发团队拥有世界一流的工程师。 That was true before, and it is still true now. But how we’re working is changing. Where possible, and where it makes sense, we’re adopting industry standards. Design enablement is a key area for that. With the progression in EDA, we had to catch up so we could set our designers up for success.

SE:英特尔计划在4年内推出5个节点，与竞争对手平起平坐，然后进入领导地位。这打破了你过去每18到24个月一个节点的所有规则，对吧?

凯莱赫我们将在今年晚些时候发布英特尔7产品。在那之后，我们去英特尔4。英特尔4将于2022年下半年投产，2023年发布产品。英特尔3将于2023年下半年上市。英特尔20A将在2024年推出，然后是英特尔18A。我们从一个节点到下一个节点的每瓦增益性能比任何单独的都要高。这让我们能够在外部竞争的基准上弥补时间。但如果你想迎头赶上，走在前面，你需要走得更快。我们谈到的方法将使我们能够做到这一点。我相信我们有一个非常可靠的路线图来实现这一目标。

SE:英特尔与业界其他公司的互动如何?

凯莱赫:我们也改变了与设备供应商、材料供应商和EDA供应商的合作方式。我们不需要发明一切。设备供应商已经证明了这个行业有很多值得学习的东西。在可能的情况下，我们从生态系统中提取最好的资源。这使我们能够将资源集中在将使我们领先的创新上。此外，我们在风险评估和识别过程中可能存在更高风险的领域方面做了很多工作。然后，在风险评估的基础上，我们可以决定我们需要制定什么类型的应急计划，以及我们应该为这些计划制定多长时间，特别是针对风险较高的地区。显然，你不能为所有事情都创建一个应急计划，否则你就会重复开发所有事情。在Intel 4和其他节点上，我们一直致力于简化流程，从而降低硬件制造的复杂性。

SE:英特尔在芯片和高级封装的互连方面做了很多工作。当您转向更多的标准化和异构集成时，是否所有这些组件都必须符合英特尔标准?还是所有的组件都必须是英特尔的瓦片?

凯莱赫:如果我们回头看一看，随着时间的推移，我们有来自英特尔内部和外部的磁贴。当你有两个瓷砖时，它相对简单。今天，我们在一个包装中多达47块硅，将来自不同铸造厂和制造商的硅聚集在一起。在产品和设计层面，我们已经展示了来自不同硬件供应商的异构硬件，以及我们的fpga．这有点像过去我们在一块板上放了很多芯片。现在这些芯片正在进入封装，我们能够将它们封装在一起。我们为构建模块提供了一个框架，这样产品设计师就可以说，‘对于这个产品，我需要一组独特的属性，这是我们的规格。“这可能涉及到许多不同的工厂，设计团队与工艺团队和包装团队密切合作，将所有这些集成到一个包装中。对于2023年推出的所有产品，我们的包装团队一直在与所有硅的来源——内部和一些外部——的各个地方合作，并研究如何实现一切兼容。最终，产品将在内部进行测试，以确保所有这些标准能够协同工作。作为一个行业，标准化是我们未来可以共同努力的领域。

SE:混合键合在英特尔的路线图中处于什么位置?在可预见的未来，它会是凹凸音高缩放吗?

凯莱赫:会有混合粘接的包，在同一个包中会有不同的技术。我们今天将2.5D和3D放在一个包中，因为这可以为给定的产品提供灵活性。我们也会有杂化键。这将是一种混搭。至于凸起的整体尺度，我们预计我们的第一代HBI(混合键合互连)将是直接的铜对铜，这将在每毫米²的凸起密度方面显著增加。我们相信，通过我们在第一代HBI中所做的工作，每毫米²可以达到10,000以上。

SE:许多像ITRS路线图这样的路标已经半途而废，而其他像摩尔定律这样的路标似乎不那么相关。与此同时，设计中的选择数量也在增加。这对你们的产品有何影响，尤其是对代工客户?

凯莱赫:你试图在给定的时间内为客户提供尽可能最好的产品。这是最高阶的部分。但是你在菜单上有更多的选择，它更像是一个à点菜菜单而不是一个固定的菜单。在过去，一切都基于所使用的节点。我回到设计支持团队，以及流程和打包之间的设计工作。这些团队进行了大量的积极讨论和辩论，讨论我们如何为未来的给定产品获得最佳答案。有一些技术原因可以解释为什么某个版本的tile会被使用或不被使用。实现这一目标的方式有很多，供应链本身也变得复杂得多。根据特定的产品及其特定的功能，我们将讨论如何获得最可制造的瓷砖版本以及供应链。

SE:这里是否使用了新材料?我们已经看到钴的采用和对钌的兴趣。其他人呢?

凯莱赫:我们有一套非常活跃的正在进行的项目，我们的组件研究和材料供应商之间，以及我们的技术开发与供应商之间。在这一点上，我不打算给你们更多的新名称和材料，但我们不会完全完成摩尔定律直到周期表上的每个元素都被耗尽。


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