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组合等价性检验

验证转换后寄存器之间的功能保持不变
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描述

等价性检查需要两个设计,并确定它们是否具有相同的功能。这在设计流程中非常重要,通常在Verilog或VHDL中描述的RTL设计在经过物理实现时通过工具和手动方法进行修改。RTL模型被视为黄金模型,并通过功能验证来验证,以确保它具有预期的行为。一旦该模型得到验证,就需要一种自动且严格的方法来确保派生的模型在功能上是等效的。

RTL描述定义了设计中的寄存器以及它们之间存在的逻辑。在综合过程中,可以优化逻辑,将其与设计的其他部分的逻辑结合起来,以便可以重用元素,为测试目的插入额外的逻辑,或任意数量的其他转换。寄存器也可以是共享的,但电路不会重计时,这意味着设计的输出对于每个时钟都应该是相同的。

在此前提下,组合等价性检查采用寄存器之间的逻辑,并确定这是否具有正确的行为。不可能存在状态保持元素或反馈循环,从而使输出只是当前输入的简单函数。

更现代的商业等价检查器还可以处理设计顺序性质中的有限更改。例如,管道重计时改变了存在某些逻辑的寄存器对,但产生了相同的结果。时钟门控也可以为需要特殊处理的功耗降低添加。


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