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节能测试

低功耗电路测试注意事项
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描述

通常,实现SoC设备可测试性,中插入各种DFT结构设计,如存储器BIST,内部和边界扫描,扫描。大多数的DFT结构插入合成结构门电路级网表。

如果设计有多个域,一套新的DFT挑战需要解决。例如,如何控制和稳定测试期间各种权力领域,如何创建可控制性和可观测性低电力结构(分离细胞,电源关闭大门,状态保持寄存器,等等),以及如何减少在测试应用程序。

对于低功耗测试,有两个关键问题。首先,设计必须是可测试的。测试功耗可以矮运营能耗,即使在测试时钟速度,因为有效的测试模式导致一个非常高的比例的逻辑切换在给定的时间。一些芯片会融化在测试人员,除非关闭在不同的时间,不同的模块各功能的操作模式。电源关闭(PSO)测试,扫描链必须构建最小化电力领域跨越和旁路切换域时关闭。

理解设计分区之后,第二个问题是可以解决的。可以创建节能生产测试。现在这些测试有两个目的:限制芯片上的交换活动和测试等先进的权力逻辑水平换档杆,PSO逻辑和状态保留盖茨。

EDA的解决方案可能结合DFT功能,如构建电力领域知道的扫描链,与先进的测试模式生成。生产测试期间减少电力消耗,这些权力domain-aware扫描链可以在测试插入逻辑控制,使直接控制的电力领域正在进行测试。结合电力domain-aware生成时间,这个解决方案测试在测试先进的权力结构,降低功率消耗。

也可以构造向量本身,这样的改变值“填料”比特控制减少交换活动。这意味着,电力消耗在扫描模式的转变是可控的。

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