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设计简史

我们开始与原理图和ESL结束
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从EDA的角度来看,现代历史始于设计的示意图表示。这是一个带有明确定义的互连的门级设计。它与集成电路设计之前的印刷电路板技术有许多相似之处,因此该技术相当成熟。这里也是最初的三家大型EDA公司Daisy、Mentor和Valid的诞生地。原理图的文本形式也被称为网络列表。大多数早期的硬件描述语言(HDL)都是这种形式。

随着设计尺寸的增长,原理图变得笨拙。在80年代早期,硬件描述语言开始出现。其中最重要的是Hilo,由英国布鲁内尔大学开发。它定义了现在被认为是寄存器传输语言的基本元素——时钟边缘和作为该时钟的结果应该发生的相关计算。这些事件发生的时间没有规定,留给一个单独的过程来计算是否所有事情都能在规定的时间内发生。

RTL开发的下一个阶段是Gateway Design Automation定义的Verilog语言。RTL主要是作为一种验证设计的方法,主要是手动转换到门级是必要的。这抑制了技术被采用的速度。

在80年代后期,出现了一家新公司Synopsys,它有一种从RTL自动合成门级描述的方法。Synopsys的设计编译器接受了Verilog(现在由Cadence拥有)作为其输入语言,并创建了第一个RTL流。虽然在接下来的25年里,流程有了许多改进,但基本上仍然是相同的流程,Synopsys主导了RTL合成市场。

在2010年,更高层次的抽象是必要的。这通常称为电子系统级(ESL)。虽然生产力是主要原因,但额外的设计速度来自能够使用更抽象的语言更快地定义系统,它们更容易和更快地验证,并且允许在架构探索中花费更多时间,以便找到更好的实现。

2014年,高级合成市场的主要参与者是Cadence,后者最近收购了Forte Design Systems和Calypto,后者拥有Mentor Graphics开发的高级合成技术。虽然Calypto是一家独立公司,但Mentor拥有其51%的股权。


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