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英特尔雄心勃勃的路线图

4年5个工艺节点,高na EUV, 3d - ic,芯片,混合键合等等。

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英特尔高级副总裁兼技术开发总经理Ann Kelleher与半导体工程公司讨论了公司的新逻辑路线图,以及光刻、封装和工艺技术。以下是讨论的节选。

英特尔最近公布了其新的逻辑路线图。除了英特尔3,英特尔还在开发英特尔20A。有了英特尔20A,你们计划在2024年推出RibbonFET。什么是RibbonFET,它如何推动英特尔前进?

凯莱赫: RibbonFET是我们对业内人士所称的全方位门的称呼。有些人也叫它纳米片或纳米带。这是下一个晶体管架构,使我们超越finFET。我们使用finFET直到英特尔3,并将继续改进finFET的过程。当我们使用英特尔20A时,我们将使用RibbonFET在几乎相同的等效节点上。

SE:英特尔在finFET方面遥遥领先。RibbonFET在最先进的节点上再次推动了行业的发展。你能使用目前的极紫外(EUV)光刻技术来设计这种技术吗?

凯莱赫我们使用的是现有的EUV我们计划在2024年开发英特尔20A时使用0.33数值孔径的工具。对于我们2025年及以后的工艺,我们已经与ASML在高na EUV上进行了合作,这是下一个EUV数值孔径。下一个版本的EUV工具可以让我们得到更小的几何形状。除此之外,我们还将使用EUV、高na EUV以及其他浸没式和干式光刻层。

SE:为什么突然对高na EUV感兴趣,你们打算在哪里使用它?

凯莱赫它允许我们移动到更小的几何形状和更小的音高,它也使我们能够延长双模式EUV。我们对高na的兴趣始于几年前。实际上有三家公司与ASML合作,我们都在EUV领域工作了很多年。三年前,我们与ASML讨论了下一步的计划。大家都认识到,整个行业都需要这样做。所以我们决定在地上打个赌注,说我们将在2025年驾驶它。这将是一个挑战。我们已经签约使用第一批设备,这意味着我们将是第一批进入学习曲线的人。我们当时没有10nm的EUV,也就是现在的Intel 7,我们现在用的是Intel 4。我们想要确保,随着我们的发展,我们可以保持EUV能力的领先地位。 It will bring a significant amount of learning, but it also will enable us to continue the progression down to the smallest geometries.

SE:开发这些芯片将会是昂贵的。在骰子上,你预见到所有的东西都将在RibbonFET上,还是你预见到这是一个混合和匹配的策略与许多不同的东西?英特尔在这方面似乎有两个方向。一个是压下光刻曲线。另一方面,你有许多不同的技术,这些技术正在进入更快的互连和先进的封装。

凯莱赫从产品的角度来看,我们有异质包装。基本上,这是一个混搭的策略用瓷砖,有点像乐高积木。产品设计师可以选择和组合各种技术,他们希望通过这些技术来构建我们的产品。不是所有的东西都需要放在最新的节点上。相反,您可以选择最适合您想要交付的产品方面的技术。一旦我们达到英特尔20A,我们的晶体管将从那里开始用RibbonFET制造。但同样,我们将继续使用和推动我们的先进包装技术。然后,我们可以交付并启用这些不同的构建块到我们的产品中。对于设计师来说,他们可以混合搭配,为客户提供领先的产品。

SE:英特尔已经扩大了它的先进包装产品组合,对吗?

凯莱赫:我们的先进的包装技术开始我们的2.5D封装,这是EMIB(嵌入式多模互连桥)。然后我们有3D包装,这是fooveros。这需要一个基模,你可以在上面堆叠芯片。我们也有fooveros Omni,它带来了更多的好处,如成本节约,因为基础模具不必是相同的大小,作为顶部模具。它还能给你力量。对于fooveros Omni,我们也将采用更小的凸点。此外,我们还推出了fooveros Direct,这是一种铜对铜的键合技术。这基本上把我们带到了一个整体的水平。当你做面对面的连接时,你就不用焊接了,你就可以得到每平方毫米大量的连接。

SE:英特尔将把finFET尽可能地推向英特尔3,然后它将引入它的全面技术。相反,三星电子将推出3nm的gate-全能技术。为什么英特尔不做同样的事情,在英特尔3会上提出RibbonFET ?

凯莱赫我们知道我们可以对finFET路线图进行额外的改进,这是基于我们从内在优化的角度所得到的。所以,为什么不在过渡到一个非常不同的架构之前先取得这些成果呢?底线是,什么时候是做这件事的合适时间?我们的过渡到全面门,或RibbonFET,基本上是由我们的信念,我们可以从我们现有的finFET提供更多。然后我们进行过渡。时间将告诉我们,在引入全面门槛方面,该行业的其他方面会如何。

SE:有几家公司长期以来一直在研究门全能晶体管。这项技术的挑战是什么?挑战是否涉及EUV或其他工艺步骤?

凯莱赫:近年来,EUV已经显著成熟。它已经在流程流中得到了更全面的采用。这显然使你打印的几何图形更简单。在EUV的早期,问题是EUV是否能够完成它最终能够完成的所有层。我要说的是,EUV能力确实有了进步。它是实现目标的关键因素gate-all-around.除了这些问题之外,您还必须考虑您的堆栈高度在构建缎带本身和您想要多高。您还必须考虑如何处理底物以及与底物的隔离。这些都是需要解决的挑战,我们有一个途径来解决所有这些挑战,同时降低缺陷并在时间框架内交付。

SE:增加密度的问题之一是给芯片上的各个组件供电。解决方案是什么?

凯莱赫如果我们谈论的是能源,我想谈谈我们的PowerVia。我们的PowerVia是一个关键的创新。当你看今天的工艺流程,金属化是在晶圆片的前面。基本上,它是将能量传递到晶圆的前端,传递到晶体管和互连金属化。我们的PowerVia创新改变了这一点。有了PowerVia,我们就能从晶圆片的背面提供电力。它允许在晶圆片的正面有更多的空间,让我们在向下移动的时候有更多的能力来放松我们的尺寸。与此同时,我们可以直接将能量输送到晶体管而不需要功率下降。它把我们带到了下一个地方,在处理整体电力传输挑战方面。

SE:因此,你能降低电压吗?你已经设置好了通过芯片驱动电力的导管,对吧?

凯莱赫:底线是,你有电源连接到你需要的地方在芯片的后面。在功率方面,电压优化实际上取决于设计师想从最终产品中得到什么。在某些过程中,我们希望以较低的电压运行。如果你想提高性能,你想让它以更高的电压运行。我们倾向于在我们的产品中做到这两点。总的来说,我们将能够提供和支持设计师所需要的。

SE:英特尔的PowerVia看起来和Imec的BPR很像。PowerVia与BPR相同还是不同?即使使用PowerVia,你仍然需要铜连接芯片,对吗?

凯莱赫:埋在地下的电力轨道,在最高级别,是相同的主题。然而,它的实现方式有所不同。我们把能量从晶圆背面传递到晶体管。埋在地下的电力轨道基本上是从前面得到的,所以你有一个不同的架构来实现这一点。这是关键的区别。我们相信我们的方式实际上是更好的方式。你仍然需要与晶体管有接触,这意味着处理接触电阻来处理需要继续的晶体管信号。我们需要继续致力于降低各种金属的接触电阻。金属化方案需要继续降低整体电阻。

SE:为什么英特尔改变其节点命名策略?

凯莱赫:整个行业在节点命名上变得不一致。如果你搜索谷歌,你会发现为什么英特尔的10nm在铸造厂相当于7nm。我们必须考虑让我们的客户更容易理解。现在,当他们看到我们的流程节点和名称时,他们能够做出更好的决策。为什么是现在?我们在3月份引入了IDM 2.0愿景,在过去的6个月里花了大量时间来制定非常详细的路线图。路线图列出了我们将如何回到每瓦特性能平价和每瓦特性能领先地位。考虑到我们要搬家,我们决定现在是时候给它们重命名了。现在我们把时间花在我们正在做的事情上,而不是解释节点名。

SE:今天,英特尔正在推出基于superin技术的10纳米产品。(superin是finFET技术。)其次,英特尔的下一代10纳米产品是基于Enhanced superin技术。现在,英特尔将其重新命名为英特尔7。什么是Enhanced superin ?

凯莱赫我们今天在工厂里运行着10nm的superin,这是我们的产品,就像Tiger Lake。Enhanced superin,即现在的Intel 7,是下一代superin性能优化。

SE:最近,英特尔的7纳米技术出现了延迟。(英特尔最初的7纳米技术现在被称为英特尔4。)这项技术的现状如何?

凯莱赫我们公开宣布了当时被称为7nm的产品,也就是现在的英特尔4。在那个时间点上,我们根据整个过程开发和缺陷密度重新设置我们的里程碑。从那时起,我们也开始研究一个平行的过程来简化过程流程,并在这个过程中增加了EUV的使用。这样,我们就能够从流程流的原始版本切换到今年的新版本。一切都很顺利。在过去的9个月里,我们已经达到了我们的里程碑,这给了我信心,我们正在做的工作将会交付。我们还做了其他一些改变。我已经讲过如何整合我们的路线图以达到每瓦特绩效的领先地位。首先,我们已经确定了大量的项目,我们正在投入研发和资金来实现这一点。其次,我们在英特尔的技术开发团队中拥有世界级的工程师。 That was true before, and it is still true now. But how we’re working is changing. Where possible, and where it makes sense, we’re adopting industry standards. Design enablement is a key area for that. With the progression in EDA, we had to catch up so we could set our designers up for success.

SE:英特尔计划在4年内实现5个节点的目标,使之与竞争对手势均力敌,然后成为领导者。这打破了你过去关于每18到24个月一个节点的所有规则,对吗?

凯莱赫我们将在今年晚些时候发布英特尔7产品。之后,我们要去英特尔4。英特尔4将于2022年下半年投产,产品将于2023年发布。英特尔3将于2023年下半年上市。英特尔20A将在2024年出现,然后英特尔18A将在那之后出现。我们从一个节点到另一个节点的每瓦特性能增益比任何一个节点本身都要大。这使我们能够在外部竞争的基准上弥补时间。但如果你想迎头赶上,你需要更快。我们谈到的方法将使我们能够做到这一点。我相信我们在这方面有一个非常坚实的路线图。

SE:英特尔与其他行业的互动如何?

凯莱赫我们也改变了与设备供应商、材料供应商和EDA供应商的合作方式。我们不需要发明所有东西。设备供应商已经证明了这个行业有很多值得学习的地方。在可能的情况下,我们从生态系统中最优秀的部分抽取资源。这使我们能够将资源集中在创新上,使我们走在前面。此外,我们在风险评估方面做了很多工作,并在过程中识别出可能存在更高风险的领域。然后,通过风险评估,我们可以决定我们需要建立哪种类型的应急计划,以及我们应该为这些计划制定多长时间,特别是对于风险较高的地区。显然,你不能为每件事都制定一个应急计划,否则你会加倍开发每件事。在英特尔4和其他节点上,我们一直致力于简化流程,从而降低硬件制造的复杂性。

英特尔已经在高级封装的芯片和互连上做了很多工作。随着标准化和异构集成的发展,所有这些组件都必须符合英特尔标准吗?还是所有的元件都必须是英特尔的磁片?

凯莱赫:如果我们回顾过去一段时间,我们有来自英特尔内部的tiles,也有来自英特尔外部的tiles。当你有两个贴图时,它是相对简单的。今天,我们将多达47块瓷砖封装在一起,将来自不同铸造厂和制造商的硅聚集在一起。在产品和设计层面,我们已经证明的一件事是来自不同硬件供应商的异构硬件,以及我们的fpga.这有点像过去,我们在一块板上有很多筹码。现在这些芯片正在进入包装,我们可以把它们打包在一起。我们提供构建模块的框架,这样产品设计师就可以说,‘对于这个产品,我需要这个独特的属性集,这是我们的规格。“这可能涉及许多不同的工厂,设计团队与工艺团队和包装团队紧密合作,将其整合到一个包装中。”对于2023年即将推出的所有产品,我们的封装团队一直在与硅的各个来源(内部和外部)合作,并致力于如何使所有产品兼容。最终,产品会在内部进行测试,以确保所有这些标准能够协同工作。作为一个行业,标准化是我们未来可以共同努力的领域。

SE:混合键合在英特尔的发展蓝图中处于什么位置?在可预见的未来,它会是凹凸不平的缩放吗?

凯莱赫:会有混合键合的包,在同一个包中会有不同的技术。我们今天将2.5D和3D组合在一起,因为这使得给定的产品具有灵活性。我们也会有杂化键。这将是一个混合和匹配。至于凸起的整体比例,我们希望我们的第一代HBI(混合键合互连)是直接铜对铜的,这将显著增加每mm²凸起的密度。我们相信,通过我们在第一代HBI中所做的,我们可以达到每mm²10,000个以上。

SE:很多像ITRS路线图这样的路标都被搁置一旁了,而像摩尔定律这样的其他路标似乎也不那么重要了。与此同时,设计中的选择数量也在增加。这将如何影响你的构建,特别是铸造客户?

凯莱赫:你正在努力在给定的时间为客户提供最好的产品。这是最高阶的部分。但你的菜单上有更多的选项,它更像是à的点菜菜单,而不是固定的菜单。在过去,一切都基于您所处理的节点。我回到设计实现团队,以及过程和包装之间的设计工作。这些团队就如何为给定的产品实现最佳可能答案进行了大量积极的讨论和辩论。有特定的技术原因可以解释为什么一个版本的贴图会或不会被使用。有很多方法可以达到这个目标,而供应链本身也变得更加复杂。根据特定的产品及其特点,我们将讨论如何使用最易于制造的瓷砖以及供应链。

这里使用了什么新材料吗?我们看到钴被采用,人们对钌产生兴趣。他人怎么样?

凯莱赫当前位置我们在零部件研究和材料供应商之间,以及我们与供应商的技术开发之间,有一套非常积极的正在进行的项目。在这一点上,我不会给你们更多的新名称和新材料,但我们不会完全完成摩尔定律,直到元素周期表上的所有元素都被耗尽。

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