3D-NAND有层数限制吗?

存储器厂商正在竞相为3D NAND增加更多层数。数据爆炸式增长以及对更高容量固态硬盘和更快访问时间的需求，推动了这一竞争激烈的市场。

微米232层NAND芯片的订单已经满了，而且不甘落后，SK海力士三星电子表示，将从明年上半年(1 ~ 6月)开始批量生产238层512Gb的TLC 4D NAND。或许更重要的是，芯片制造商私下表示，他们将利用业界对3d - ic堆叠NAND技术的学习，目前NAND技术正在开发中。

英特尔技术产品经理Ben Whitehead表示:“过去几年，处理器领域的摩尔定律可以说是落后了，但在NAND闪存领域仍然有效。西门子EDA．“这是一件好事，因为现代计算和网络对快速存储有着永不满足的需求。”

SK海力士在2018年推出了96层NAND，引入了4D命名法。尽管有这个名字，但该公司并没有在四维空间中创造自己的产品，也没有模仿宇宙魔方。但这个词也不完全是一个营销噱头。它是一种3D建筑的变体。

“对于DRAM来说，需要10年或15年的研发才能实现，但对于3D NAND来说，发展速度非常快。当你想到通常的发展速度时，这是令人惊讶的。Synopsys对此．“除了技术本身，它还是一款杀手级应用。苹果是第一个使用闪存来存储数据的公司。今天，我们购买iphone的标准仍然是内存大小，而且都是闪存。由此，大数据、人工智能和分析都需要高性能计算。闪存填补了硬盘驱动器和RAM存储器之间延迟的关键空白。你可以看到它的应用，特别是在数据中心、分析和游戏领域，因为它的功率、外形因素和密度成本。”

进化与革命
回顾2D NAND，它有一个平面架构，浮动门(FG)和外围电路相邻。2007年，随着2D NAND技术的发展达到极限，东芝提出了一种三维NAND结构。[1]

三星在2013年率先推出了名为“V-NAND”的产品。

3D设计引入了多晶硅和二氧化硅交替层，并将浮栅换成了电荷阱闪光(CTF)。区别在于技术上和经济上。fg在导电层中存储记忆，而CTFs在电介质层中“捕获”电荷。由于降低了制造成本，CTF设计很快成为首选，但肯定不是唯一的一个。

IBM研究员Roman Pletka指出:“尽管所有制造商都转向了充电陷阱电池架构，但我预计传统的浮栅电池在未来仍将发挥不可忽视的作用，特别是在容量或保留敏感的用例中。”

尽管如此，海力士表示，尽管采用了摩天大楼式的堆叠创新，第一代3D NAND设计将外围电路保留在一侧。

最终，3D NAND厂商将外围电路移到了CTF之下。在SK海力士的术语中，它现在是外围下单元(PUC)层。一方面，说“4D NAND”比CTF/PUC NAND要短得多，也酷得多。另一方面，最终这是3D NAND的另一种变体，每个单元的单元面积更小。类似的占地面积较小的设计有不同的商标名，比如美光(Micron)的Array (CuA)下的CMOS。

图1:SK海力士对4D NAND的解释。来源:SK海力士全球新闻编辑室。

图2:外围电路是4D NAND的底层。来源:SK海力士全球新闻编辑室。

美光在2022年7月下旬宣布了一款232层NAND芯片，目前正在量产。根据美光的新闻稿，该公司表示，其232层NAND是存储创新的分水岭，首次证明了3D NAND的生产能力超过200层。

“增加这些层所做的主要事情是增加容量，因为每个人都在他们的ssd中寻找更大的容量，”Marc Greenberg说节奏．“所以，增加更多的层基本上意味着你有更多的gb可以存储在一个单一的多层3D NAND组件的单个包中。这是一场容量竞赛，要增加所有这些层面和背后的技术。”

微米也索赔业界最快的NAND I/O速度(2.4 Gbps)，与上一代相比，每个芯片的写带宽提高了100%，读带宽提高了75%以上。此外，232层NAND包含6层TLC生产NAND，美光表示，这是任何TLC闪存中每个芯片最多的平面，并且每个平面都具有独立的读取能力。

据行业分析师称，这可能是公告中最令人印象深刻的部分。因为有六架飞机，这个芯片可以表现得像六个不同的芯片。

图3:美光232层NAND芯片。来源:微米

中国长江存储技术有限公司(YMTC)也发布了一款232层3D NAND模块。何时将进入量产是未知的。

制造:优势与挑战
在去年的IEEE IEDM论坛上，三星的金基南(Kinam Kim)在主题演讲中预测，到2030年，闪存层将达到1000层。这听起来可能令人头晕目眩，但这并不完全是科幻小说。Imec存储内存项目总监Maarten Rosmeulen表示:“相对于NAND闪存的历史趋势线，这已经放缓了。”“如果你看看其他公司，如美光(Micron)或西部数据(Western Digital)，他们在公开声明中提出的内容甚至比这还要慢。不同的制造商之间也有一点差异——似乎他们在拉长路线图，让它慢下来。我们认为，这是因为保持该领域发展所需的投资非常高。”

尽管如此，竞争风险还是很高，这些投资是不可避免的。“前进的主要方向，主要的乘数，是在堆栈中增加更多的层，”Rosmeulen说。“做XY收缩和缩小内存洞的空间非常小。这很难做到。也许他们会在这里或那里挤上百分之几，把洞挤得更近，在洞之间少开一些缝之类的东西。但这并不是最大的收获所在。如果你能继续把更多的层叠加在一起，密度只能以目前的速度显著提高。”

图4:NAND制造中的3D步骤。来源:客观的分析

进一步堆叠似乎是合理的，除了整个过程中不可避免的核心问题。

Rosmeulen说:“主要的挑战是蚀刻，因为你必须用非常高的纵横比蚀刻非常深的洞。”“如果你看看上一代的128层，这大约是一个6微米、7微米或8微米深的洞，直径只有120纳米左右，非常高的纵横比——或者可能稍微高一点，但没有那么多。蚀刻技术有进步，可以一次蚀刻更深的洞，但速度不会更快。你不能提高蚀刻的速度。因此，如果工艺流程以沉积和蚀刻为主，而这些工艺步骤并不能提高成本效率，那么增加更多的层数就不能有效地降低成本了。”

蚀刻也只是多个步骤中的一个。“除了蚀刻，你还需要用一层非常薄的电介质层均匀地上下填充这个洞，”新思科技的林说。“通常，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，它们必须一直向下才能填满。目前有亚原子层沉积方法，但仍具有挑战性。另一个巨大的挑战是压力。如果你建造了这么多层，经过一些蚀刻/沉积/清洗/热循环，可能会在局部和全局造成压力。局部的，因为在你钻了一个洞之后，你需要在整个堆里挖一个很深的沟。它变成了一个非常高的摩天大楼，摇摇欲坠。如果你开始进行一些清洗或其他过程，很多事情都会发生，导致两座摩天大楼相互碰撞。 So then you’ve lost the yield. And by putting so many materials on top of each other, and cutting different patterns, this can create global stress and can cause a wafer to warp, which will make it impossible to handle in the fab because a wafer has to be flat.

这还只是开始。记住，蚀刻是通过层不同的材料。”

客观分析公司的汉迪说，三星的解决方案是制造极薄的薄膜。“这对整个行业都很有用，因为每个人都使用几乎相同的工具来创造这些东西。”

让它更好地工作
flash的基本概念中还有一个固有的功能挑战。Cadence的Greenberg表示:“这些设备越来越依赖于使用越来越强大的纠错算法。”

问题是NAND闪存设备并没有内置很多智能功能。格林伯格解释说:“通常，在SSD中，这发生在控制器端。“控制器向NAND闪存设备发送命令，NAND闪存设备做出响应，但它并没有太多的智能。它只是响应一个请求，比如在一个特定的地址上请求一个数据块。NAND闪存设备会简单地对数据块进行响应。但是在控制器端，你必须首先对接收到的数据进行错误修正，然后确定在那个块中是否有不可接受的错误数量，然后决定如何如何将那个块从地址空间中重新映射出来并在它的位置上放置一个不同的块。所有这些决定都发生在控制器一方。”

不过，由纳米级摩天大楼建造的世界对ONFI控制器和ONFI phy等组件提出了新的重视，并为设计师提出了新的挑战。

“内存晶圆厂的层数会极大地复杂化与这些内存接口的控制器的设计验证问题，而且这些问题可能不是那么明显。SSD控制器必须处理到内存的更多通道。用越来越快(但始终不够快)的主机接口连接许多管道会在非常意想不到的地方产生瓶颈。”“另一个设计验证的挑战是功率。长期以来，它一直是大多数存储控制器的低优先级，但现在它已经转变为一个关键功能。移动到更小的几何节点会有所帮助，但代价昂贵。商业模式不能容忍重复生产，更不用说供应链在排队时遇到的困难了。延迟上市时间可以让高层管理层看到。存储还有更多的增长动力，这要求我们重新思考如何验证设计。AI加速器需要更大的存储控制器，这可能会很快消耗你的模拟和原型功能。 Edge intelligence requires orders of magnitude more complex design verification. In-memory computing, like CSD, requires testing new processor combinations that mix RTOS and HTOS with previously unseen workloads.”

这也是人们如此关注验证IP的原因之一。

西门子数字工业软件ICVS产品经理Joe hupsey表示:“该IP的自动化可以在几分钟内快速生成测试台，让设计和验证团队启动并运行。“这种水平的生产力使整个设计的建筑探索能够在选择的权衡中给予早期的信心。同时，它还为自动跟踪度量标准(如代码、功能和场景覆盖率)建立了框架，以使团队能够测量他们的进度，并拥有做出终止决策所需的数据。最后，基于我们在CXL/PCIe协议方面的专业知识，我们看到像Universal Chiplet Interconnect Express (UCIe)这样的新兴标准在使团队协作快速设计和验证这些大规模可扩展内存模块方面发挥着关键作用。”

此外，Imec正在探索3D NAND的潜在新结构。它展示了所谓的“沟槽架构”，这是一种设计变体，存储单元是沟槽侧壁的一部分，沟槽两端各有两个晶体管。Imec铁电学项目主管Jan Van Houdt解释了它的价值:“与目前使用的栅极全能(或圆柱形)结构相比，3D沟槽结构具有两倍密度的潜力。”

然而，他接着指出了一些缺点。“有两个高纵横比(=挑战性)蚀刻步骤而不是一个，以及在闪光的情况下隧道氧化物中的较低电场。当使用铁电fet时，第二个缺点就不存在了，这使得沟槽版本对铁比闪光更有吸引力。”该设计仍处于原型阶段。

结论
2016年，专家指出，由于技术问题，3D NAND可能会在300层或接近300层时失去动力。这似乎已经被今天的谨慎乐观所取代。

IBM的普莱特卡表示:“(在SK海力士的238层之后)，我预计未来几年将以大致相同的速度增加层数。”“然而，从技术角度来看，由于高纵横比蚀刻工艺，增加层数是一个挑战，而且还需要资本支出，因为制造芯片的时间会随着层数的增加而增加。这就是为什么我们将看到新的缩放方向，通过制作更薄的层，横向缩放，如垂直孔的密集放置，以及使用更有效的布局，如共享位线和逻辑缩放(例如，使用分裂门架构或每个单元存储更多位)。有了这些技术，预计NAND闪存的存储密度至少在未来5到10年内将保持类似的增长速度。”

其他人也同意。客观分析公司(Objective Analysis)首席分析师吉姆•汉迪(Jim Handy)表示:“当人们说我们无法突破这么多层时，并不存在物理限制。”“在半导体领域，总有人说我们做不到。我们无法在20纳米以下进行光刻。现在，他们看的是1纳米。三星说要有1000层。可能20年后，我们会笑着说，我们曾经认为这已经很多了。”

参考
[1] H. Tanaka等，“超高密度闪存的比特成本可扩展技术”，2007年超大规模集成电路技术学术研讨会，2007。

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