在高级包装中产生问题的变异

随着芯片设计变得越来越异构，越来越有针对性，变化变得越来越成问题，很难确定问题的根本原因，也很难预测什么时候会出问题。

传统上，对变化的担忧仅限于最先进的节点，那里的晶体管密度最高，制造工艺仍在微调中。这就是为什么当引入新节点时，设计规则会更加严格，然后随着时间的推移，随着这些流程的成熟，设计规则会放松。但是，随着新的多芯片/多芯片架构(包括在多个工艺节点上开发的芯片)取代或补充功能作为改进PPA的最佳方法而缩小，变化的来源和影响也在增加。

变异有很多原因，也有很多形式。它可以出现在从光刻到清洁和抛光的所有事情中，甚至在蚀刻或沉积所用的气体中。它也可以表现在不同的噪声源中，这些噪声源会影响信号的完整性。它可以表现在封装中芯片之间的互连中，也可以表现在封装本身中。

“当涉及到封装中的异构芯片时，封装的形状因素(x,y,z)成为变化的主要来源——通常是由于衬底的尺寸更大——这导致了一系列的工艺挑战，”Choon Lee说JCET。“其中最大的两个是翘曲管理和可靠性管理。”

在高级包装中使用的粘接/脱粘和互连也有变化。Lee说:“例如，在线键合中有质量回流、热压缩和激光辅助键合互连选项，或者将线键合+倒装芯片与各种被动式相结合。”“对于每一个过程，在温度历史、应力残留和可能看不见的微裂纹方面都有很大的变化。”

在某些情况下，这种变化可能是附加的。因此，虽然EUV中的随机因素可能不会在单个芯片中造成问题，但结合封装中的其他芯片/芯片和其他变化来源，它们会影响成品率或影响设备的长期可靠性。

“对我们来说，问题在于组装的变化，”罗茜·梅迪纳(Rosie Medina)说QP技术。“有时客户需要处理温度漂移等问题，我们必须帮助他们构建多个批次来表征该设备。然后他们就知道最佳的操作参数是什么。”

更糟糕的是，其中许多设计都是针对特定领域的。作为汽车中央大脑的人工智能芯片将与服务器或AR耳机的设计有很大不同，而且很可能这两种芯片都无法实现过去最先进节点上开发的芯片的那种容量。

东芝公司首席执行官Aki Fujimura表示:“正在生产的数十亿个芯片都经过了多次测试芯片周期d2。“你必须区分随机问题，这意味着它们的规模是相等的，而系统问题，这意味着这个特定的设计可能有一些脆弱的地方。你必须涉猎所有这些差异，排除那些系统性差异，然后控制随机因素。”

悠久而多样的历史
包装的变化并不是什么新鲜事。事实上，几十年来，人们已经很好地理解了这一点。但在高级节点先进的包装在美国，它的影响正在增长和扩大。迈克凯利，先进包装与技术副总裁公司，指出随着工作电压降低，由于公差更紧，变化的影响也会增加。“节点越老，就越能容忍电压变化之类的事情，”凯利说。“这就是人们对异质包装如此感兴趣的原因。人们正试图在硅层面上把问题和机会分开。远程SerDes I/O设备不需要3nm晶体管。”

不过，这比把乐高积木拼在一起要复杂得多。QP的Medina说:“随着我们使用更多的定制包，有更多的I/ o，更好的布局，以及更少的用于放置这些设备的空间，这有助于更多的定制。”“我们仍然看到很多‘软糖’包装，这是老式的传统包装。但任何新事物几乎都是习俗。你不能只是把它放在标准配置中。”

图1:先进的封装示例，显示不同的模具堆叠层和各种组件。资料来源:Coventor，一个Lam研究公司。

而异质性也伴随着一些权衡。关键是如何将影响降到最低。GlobalFoundries技术高级副总裁Gregg Bartlett表示:“目前，我们在硅光子学领域有一个客户正在使用光子IC晶圆，我们将整个晶圆连接到逻辑晶圆上，然后对其进行单点。”“变化是非常重要的-如果你在做铜-铜键合，你在晶圆中有多少弓，确保平面度是这样的，当我们做键合时，我们不会在末端的电气连接中出现空洞。这并不是变异的新来源。当然，我们必须处理这个问题，但通常情况下，这是一个整体的基础。事实上，你现在有两个东西结合在一起，你想要独立地控制它们并优化它们。解决方案是一种组合技术。我们必须证明它的可靠性。可能存在与这些变化来源相关的失败机制。”

在90nm或45nm工艺中可能不被注意到的问题，当相同的芯片或芯片与相同或不同节点的其他设备一起放入高级封装中时，可能会出现问题。

”在矽通过巴特利特说:“我们最终会得到这个硅衬底，里面有很深的铜，然后我们在背面发现了TSV。”“随着铜的膨胀，一旦你发现它，你就会从它的背面长出一些蘑菇。所以从集成的角度来看，这些都是你必须要解决的问题，而这些问题在50微米大小的特征上是相当明显的。但故障机制和可靠性问题是无法发现的，直到我们将整个系统(光子IC和逻辑芯片)放在一起，并开始通过温度循环等方式运行它。这就是良性可靠性潜在问题的表现。现在的情况是，它的集成度比芯片高得多。”

这给芯片制造商带来了挑战，尤其是那些致力于最先进工艺节点的制造商，因为其他选择正变得站不住脚。仅仅把更多在最新工艺节点上开发的晶体管塞到单个SoC上已经不是最好的发展方式了。自28nm以来，扩展带来的功耗和性能收益一直在萎缩，而在那之后的每个新节点上，成本一直在稳步上升。

“我们最近看到的趋势是，越来越少的公司能够将最先进的技术的价值货币化，”at计算产品副总裁David Fried说林的研究。“5纳米工艺的客户比7纳米工艺的客户少，7纳米工艺的客户比10纳米工艺的客户少，因为只有少数公司可以从开发这些新产品所需的大量资本投资中提取价值。你会看到这种趋势继续下去。如果你不能在经济上利用扩展的价值，无论是功率、性能、面积还是产量，那么你就不应该扩展。这个决定必须在产品层面上做出。某些产品的所有者会分析固定成本和经常性成本，所有者会决定，如果你保持7纳米工艺，而不是跳到5纳米工艺，业务方面会更好。”

会出什么问题?”
这就是先进包装的用武之地。与在最先进的节点上开发一个网线大小的SoC不同，一个先进的封装可以使用一个或多个在这些节点上开发的更小(可能更便宜)的逻辑芯片，并与其他工艺节点上开发的芯片或芯片互连。但与平面芯片不同的是，它有太多可能的排列，以至于很难开发出能够考虑所有这些排列的设计工具，并在必要的粒度级别上理解封装内部的情况。

“如果你有3D工艺，那么检查晶圆表面并不能真正告诉你很多东西，因为大多数导电性都垂直于你的图像平面，”约翰·基巴里安(John Kibarian)说PDF的解决方案。“电气在线检测非常重要。然后再深入一点，你在一个8平方厘米的GPU上构建了几千亿到一万亿的触点和通孔。如果你的产品只有十亿分之一的失败，那听起来很不错。但如果你在一块晶圆上有1000亿个触点，其中10个会失败。所以你需要非常精确的数据。总有一些事情发生在这个统计水平上，但你从不关心，因为这只是1亿分之一的芯片。但现在这是一件大得多的事情。”

工具仍在追赶。“很明显，我们需要这些先进的包装技术，”Andy Heinig说，先进系统集成的小组负责人夫琅和费IIS自适应系统工程部。“但是系统设计师有所有这些不同的包类型选择，并将功能集成到一个包中。每一种包装都有优点和缺点，包装价格也有所不同。因此，对于系统设计师来说，决定哪种类型的软件包适合特定的应用是很重要的，因为如果这是错误的决定，就很难回到设计过程中，因为现在已经有很多详细的设计部分了。”

将芯片放在一个先进的封装中并不一定会使事情变得更容易或更便宜，而且可能有多种来源的变化会潜入芯片/芯片，包括它们在封装中的组装方式，甚至它们在最终设备中的使用方式。

变化可能包括模具移位，单个模具在晶圆级粘合在一起时的翘曲，以及薄膜和衬底等材料的变化。其中一些变化是如此之小，以至于检查并不总是能发现它。

“每个人都有不同的方案，”Rama Puligadda说布鲁尔科学。“人们追求的是性能、功率和面积/成本，那么我怎样才能得到最佳的组合呢?有很多可能的方法。我们在不同的模具化合物中看到重新配置的晶圆，而这些模具化合物在各地都不相同。它们在某些情况下非常灵活，在另一些情况下非常僵硬，在一种情况下高度受压和弯曲，而在另一种情况下则没有。我们得处理好这一切。我们的工艺方案、材料和工艺技术都有不同的可变性。”

这种变化也可以被其他变化所混合。普利加达说:“如果你从翘曲开始，那么你就可以用某种限制技术或粘合技术来处理它。”“但他们仍然没有把它降到零，现在他们在此基础上做了其他事情，给这种复杂性增加了另一层。”

不均匀的老化
变化的一个更具挑战性的方面是包中组件的不均匀老化。这可能因终端应用程序、个别用例或位置以及开发不同芯片或小芯片的流程节点而异。但对于为汽车等应用开发的包来说，这变得尤其具有挑战性，因为这些设备预计可以工作10到20年。

英特尔高级首席工程师Prashant Goteti说:“所有东西的老化方式都不一样。”“如果我们以寿命为例，一切事物的年龄已经不同了。所以你需要能够管理它。你需要有适应能力才能做到这一点。没有办法把精灵放回瓶子里了。我们所处的世界将会有systems-in-packages里面有几十个，甚至上百个小纸片。所以我们得把这个算出来。解决这个问题的方法是让它变得智能和自适应，并将其纳入生命周期管理系统。”

封装有各种不同的可能排列，这使得一次性设计并为所有芯片重复这些步骤变得更加困难。随着时间的推移，这会对可靠性、性能，甚至对系统应该如何分区和划分优先级的决定产生影响。

“就像每一个关于可靠性的问题一样，答案是，‘视情况而定，’”罗伯特·艾特肯(Rob Aitken)说Synopsys对此。“从包装可靠性的角度来看，温差可能是一个问题。这个东西的表现是否像广告上说的那样，因为我没有在这个地方很酷的地方签字?”

结论
在最先进的流程几何结构中，同构计算的成本越来越高。仅仅在一个模具上增加更多的晶体管不再能显著提高性能、功率和面积/成本。但是，使用多个芯片或小芯片构建复杂的定制包可能是一项复杂而昂贵的工作。

随着封装行业的成熟和重点的扩大，该行业可能会围绕某些体系结构和平台，使用许多特性良好的组件进行选择。但变化将继续是一个问题，因为这些包中有更多的内容。随着封装的密度越来越大，变化会产生一些意想不到的影响，这些影响需要在设计的各个阶段，甚至在生产流程中得到识别和处理。这将需要更好的EDA工具、更统一的打包方法(本质上是新的平台)以及对所涉及的各个部分的更多可追溯性和监控的组合。

先进的包装是未来的趋势。但这需要整个芯片行业付出巨大的集体努力，才能持续、可靠、足够快地达到特定领域的市场窗口。

进一步阅读:
提高5nm芯片成品率的策略
智能软件发现更多EUV随机缺陷和缺失通孔，提高晶圆成品率。
IC制造材料和工艺的巨大变化
半导体制造、封装和材料的广泛变化，以及这将如何影响整个供应链的可靠性、工艺和设备。