混合债券进入快车道

业界对I/O密度和芯片(尤其是逻辑和高速缓存存储器)之间更快连接的不可抑制的渴望，正在将系统设计转变为包含3D架构，而混合键合已成为这一方程式中的一个重要组成部分。

混合键合涉及到铜垫的晶片到晶片或晶片到晶片连接，这些铜垫携带电源和信号以及周围的电介质，比铜微凸点提供的连接多1000倍。它将信号延迟提高到可以忽略不计的水平，同时在2.5D集成方案(见图1和图2)上将凹凸密度加速三个数量级。虽然目前仅限于HBM和处理器/缓存等高端应用，但混合键合将迅速扩展到3D DRAM、射频调制解调器和用于微型led的GaN/Si键合。

图1:混合键实际上消除了信号损失。资料来源:应用材料

但许多工艺方案都在竞争在这个关键的3D领域发挥作用。EV Group (EVG)业务开发总监Thomas Uhrmann表示:“可以毫不夸张地说，混合键合技术代表了整个行业的转折点，因为它改变了我们制造设备的方式。”

图2:SoIC和SoIC+的凹凸密度路线图。来源:台积电

也许最令人印象深刻的是，在最需要性能和功率改进的时候，混合键合为晶体管节点缩放提供了一种可行的替代方案。

例如，AMD的Ryzen 7-5800X3D处理器采用了台积电的SoIC(集成芯片系统)7纳米工艺，在不需要5纳米工艺的情况下，性能提升了15%，功耗降低了3倍。“AMD报告称，他们可以通过混合键合实现相当于工艺节点的性能。这是巨大的，”Xperi公司Adeia半导体3D副总裁Laura Mirkarimi说。Adeia基于Ziptronix在21世纪初首创的第一个室温混合键合工艺获得了更新工艺的IP许可。

英特尔、台积电和三星都提醒说，带焊锡尖端的铜凸点在接近10微米尺寸时将遇到可靠性问题，从而导致混合键合的转变。但即使是混合键合，也需要严格控制。“例如，当我们考虑AR/VR时，你想要将RGB像素和氮化镓连接到背板上。你可以做晶圆到晶圆，但是把RGB放到单个GaN上有很多负担，你实际上可以模拟和重构200mm晶圆上的东西到300mm晶圆上，以获得良好的吞吐量。你必须能够控制你对背板所做的事情以及你对表面上的单个像素所做的事情。所以你必须从最终要求开始，这可以是容差的函数。硅光子学就是一个很好的例子。GlobalFoundries技术、工程和质量高级副总裁Gregg Bartlett表示:“波导需要对氮化硅薄膜进行更高水平的控制，否则对于不同的应用来说是完全合理的。”

键合过程本身可以在室温下进行，如Adeia工艺，也可以在更高的温度下进行，如融合键合，它连接介电材料而不是金属。熔接使用环氧胶层，目前正在开发用于后端配电方案和DDR6+和下一代存储设备。然而，混合键总是将金属薄膜和介电薄膜连接在一起，而没有中间膜。Imec在去年的IEDM上展示了最先进的700纳米沥青铜杂化键合(见图3)

图3:700nm金属间距的晶圆间杂化键合。资料来源:Imec, IEDM

它是如何工作的
混合键合的关键工艺步骤包括电镀(电化学沉积、ECD)、CMP、等离子体活化、对齐、键合、单点和退火。虽然这些工具已经成熟，例如，用于制造双大马士革铜互连和倒装芯片键合，但对于混合键合的需求，工艺还需要完善。其中包括小于100nm的对准精度，芯片到晶圆键合和单点工具的清洁度的新水平，具有0.5nm RMS粗糙度的卓越CMP平面度，以及用于最佳键合的电镀。

乌尔曼说:“人们经常谈论纳米孪晶铜，但当你结合时，铜处于更活泼的状态，所以它扩散得很快。”“最终，我们的目标是拥有良好的导电性和更稳定的电动力学方向。”

这需要一个生态系统
一些合资企业和许可协议已经形成，以推进混合能源的发展，包括:

• Adeia与美光(Micron)、OmniVision、Skywater、SK海力士(SK Hynix)、索尼(Sony)、UMC、YMTC等签订了许可协议。
• 应用材料公司位于新加坡的先进技术开发中心的介电腐蚀、蚀刻、CMP、等离子体活化与贝西模具粘结机相结合
• EVG的融合和混合键合以及集体组装/计量与ASM Pacific在奥地利的异构能力中心的0.2微米模具键合器相结合
• 英特尔和乐提开发了一种使用水蒸发的自组装工艺，用于芯片到晶圆的键合
• Suss Microtec正在将其表面制备叠加测量工具与SET的模对片键合器相结合
• TEL和IBM开发了一种300mm的模块，采用硅载体晶片和激光释放薄产品晶片

TEL和IBM Research的新型300mm模块使用硅载体晶圆和红外激光将薄硅器件晶圆从硅载体晶圆中分离出来，取代了传统的玻璃载体晶圆。两家公司指出，玻璃晶圆通常是通过机械方法从薄硅晶圆中分离出来的，这会引入污染物。硅载体方法的制造优势包括更好的工装兼容性，更少的夹头问题和更少的缺陷。在线测试薄晶圆也更简单。此外，TEL还拥有晶圆融合和混合键合工具、等离子体处理和一系列晶圆清洗系统的安装基础。

一个过程的发展
晶圆到晶圆(W2W)混合键合，包括面对面堆叠晶圆，键合，退火，然后对堆栈进行单点，自索尼十多年前首次在CMOS图像传感器中使用混合键合以来，已经证明了成功的记录。WLP Materials的执行董事Kim Yess表示:“一些使用晶圆到晶圆的公司已经在生产混合键合，但晶圆到晶圆的技术远不成熟，不同的方法正在评估中。布鲁尔科学．

晶圆到晶圆的过程是从晶圆加工到最终的过程开始的BEOL互连的水平。沉积合适的电介质(SiON, SiCN或SiO)₂)，然后蚀刻出通孔到下面的金属上。沉积屏障和种子层，然后镀铜。铜垫通常是方形的。铜CMP然后抛光覆盖层，在平面特征下提供轻微的碟形(几纳米)。当铜在退火过程中膨胀时，这个微小的缺口将被填补。接下来，晶圆清洗去除所有污染物。然后等离子体激活步骤在电介质上产生有源位点。两个晶圆精确地对齐，因为它们在粘结剂中聚集在一起，并且位点形成键。在退火炉中，铜熔合在一起，产生电接触。最后，晶圆修边，然后是晶圆背面磨薄，清洗和CMP抛光等。 Voids in the bonded wafers are checked using surface acoustic microscopy (SAM). Voids will show up as white areas, whereas a void-free bond results in a black SAM image. (Figure 4 breaks down some of bonding mechanisms.)

图4:整个粘接过程中物理性质的控制。来源:EVG

混合粘接中最重要的两个问题是工艺洁净度和对准精度。“对于晶圆芯片来说，最重要的是要让晶圆表面真正干净，绝对没有颗粒和有机污染。因此，将模具放在晶圆上的工具必须绝对干净，而且每一个动作都需要控制，”CEA Leti 3D集成项目经理Emilie Bourjot说。规格是在300mm晶圆上小于50个90nm的颗粒。

其他人也同意。“晶圆表面——不仅是铜，还有电介质——在进行键合时必须保持原始状态。ClassOne technology产品和技术副总裁John Ghekiere表示:“任何外国试剂或任何种类的污染物，任何缺陷或表面处理都会最终影响这两个晶圆之间的良率。”

针对混合键合，对镀铜工艺进行了优化。“基本要求是显而易见的，用没有空隙的铜填充特征。然后，覆盖层需要非常均匀因为CMP要用它来工作。所以你需要一个好的制服起点，”盖基尔说。

与夫琅和费电子纳米系统研究所一起，ClassOne正在优化微led制造的电镀和混合键合。“晶体结构是最重要的，”盖基尔说。“好消息是，通过化学制造商和工具供应商之间的合作，已经实现了许多调整，其中化学配方可以实现特定的晶粒取向。”

Lam Research在其电镀沉积平台上提供纳米孪晶铜，细晶粒铜和标准BEOL工艺。有趣的是，铜类型的选择不仅会影响铜的性能，还会影响实现良好结合所需的退火温度的高。Xperi(现在的Adeia)和Fraunhofer可靠性和微集成研究所(IZM-ASSID)最近的一项研究比较了标准BEOL电镀铜，纳米双晶铜和在Lam Sabre 3D系统上沉积的细颗粒铜，使用10微米垫测试车和40微米间距

铜被抛光到混合键合所需的轮廓。在室温结合后，在不同时间和温度下退火表明，纳米孪晶和细晶铜薄膜可以分别降低20°C和30°C的热预算。“所以20或30度可能看起来不是很多。但在现实中，如果你想把热预算降低到175°C，这是许多内存制造商的目标，你可以通过转移到不同类型的铜微结构来实现。”

电镀后，CMP平整度至关重要。该公司应用工程经理Woo Young Han表示，要求在几纳米以内的变化数量级上上的创新．在CMP和清洗之后，使用等离子体工艺激活表面。根据应用材料公司的说法，一个关键指标是等离子体激活和结合之间的滞后时间。

“激活和成键之间的任何延迟都会削弱键的完整性。我们的集成解决方案使污染物远离脆弱的表面，”应用材料半导体产品集团副总裁Sundar Ramamurthy说。他指出，机器人技术、软件和自动化技术有助于优化工艺序列，以最大限度地缩短激活和连接之间的时间。

模具有三种选择——标准锯切丁、隐形(激光)切丁和真空室等离子切丁。标准切丁会产生最多的颗粒物。在真空室中进行隐形切丁和等离子蚀刻是更清洁的过程，但它们的拥有成本比锯切丁更高。对于混合粘接，必须仔细权衡必要的清洁度水平与驱动器，以降低加工成本。

集体绑定加快了吞吐量
根据Bourjot的说法，集体校准方案的一个关键优势是能够测试和使用已知的好模具。乐提和英特尔最近公布了一种集体芯片到晶圆自组装工艺的结果，该工艺利用水滴的毛细管力将芯片对准目标晶圆上Bourjot说，至少在过去十年中发展起来的过程(见图5)加快了对齐速度，同时实现了前所未有的精度。通过仔细设计疏水和亲水界面，使用微吸管将水滴沉积在晶圆上，并附着这批模具，给出初始的粗略对齐(>200µm)。然后水分蒸发，其本身进行精细排列(<400nm)，在室温下由范德华力直接结合。顶部和底部重叠的标记用于表征对齐。退火后，范德华键转变为共价键。

图5:集体自组装使用水滴在室温下自对准模具，然后退火。来源:CEA Leti

在集体对准中，晶圆上的所有模具都是同时对准的，而不是单独对准，这将过程减慢到倒装芯片工具的速度——1000个模具/小时，放置精度为1µm。

“在这种情况下，我们的测试车辆有40个模具，但你可以想象更多的支架上的模具。所有的模具都是同时结合的，所以这里的限制点是填充holder的时间。”Bourjot说。

她估计商业产量在1万片/晶圆的范围内。在描述研究人员的实验室集体自组装粘接工具时，她说:“低再现性，手动工艺控制仍然实现了500nm及以下的对齐，这强烈表明，专用于该工艺的工业工具将提供更高的再现性、鲁棒性和精度。”研究人员正在寻找工具开发和工艺改进的工业合作伙伴。

EVG的Uhrmann说:“集体模到晶圆的方法是最通用的，因为你可以将组装与键合分离，并且可以在放置过程中保护模具。”“所以你可以保护晶圆表面不受倒装芯片粘合器中发生的所有机械夹持和接触。”

计量与测试
混合键合的计量系统需要高灵敏度，同时能容纳整片晶圆、薄膜框架上的切片晶圆和载体上的重组晶圆。KLA的Kronos 1190检测系统结合了用于小颗粒检测的暗场通道和用于检测残留缺陷的明场通道。

使用叠加标记检查对齐。“在计量方面，不同的设备在3D集成方面有不同的需求。对于一些，它可能是可以检查覆盖之前粘结和粘结后。但对于很多设备，你需要在粘接前和粘接后进行电气测试，所以这并不是件容易的事。”

结论
混合键合工艺正在迅速成熟，以满足高端处理器、HBM、microLED和其他市场的难以置信的需求。协作方法是解决许多污染、工艺集成和热预算限制的关键，这些限制与使该技术超越高端设备制造商相关。重要的是，混合绑定将前端和后端流程结合在一起，并提供了弥合这一差距的合作机会。

参考文献
1.E.贝恩等人，”3D SoC集成，超越2.5D芯片iedm 2021。
2.L. Mirkarimi等人。，“Cu微观结构对复合焊接热预算的影响”，IEEE ECTC, 2022年5月。
3.A.邦德等。，“用于高对准精度和高通量3D集成的集体模到晶圆自组装”，IEEE电子元件与技术会议，2022年5月。