改进扇出包和小口的再分配层

重分配层(rdl)在当今先进的封装方案中广泛使用，包括扇出封装、扇出基板上芯片方法、扇出封装上封装、硅光子学和2.5D/3D集成方法。该行业正在拥抱各种扇出包，特别是因为它们提供了设计灵活性，占地面积非常小，并且使用rdl为大量I/ o提供了具有成本效益的电气连接。

“目前，人们对利用先进的RDL结构进行芯片异质集成有浓厚的兴趣，包括在具有铜柱的基片上进行2.5D扇出，就像日月光的FOCoS方法一样。这种方法的I/O需求从几千个到超过十万个I/O，”Mark Gerber说，高级总监，工程和技术营销日月光半导体．

特别是，高性能计算、数据服务器、人工智能和5G应用鼓励了将基片与扇出以及嵌入式桥接技术相结合的包装平台的开发，大多数流程集成在OSATs．例如，TechSearch International最近对AMD的提升扇出桥(EFB) GPU封装(一种基于基板的扇出方法)进行了分析，强调了OSAT在高性能封装方面的强大作用。

与先进的包装在osat上表演，一在美国，高端包装的竞争正在升温。对于多芯片集成封装，RDLs从10µm线和空间范围扩展到最先进的2µm线和空间(L/S)级别。为了管理复杂的相互作用，先进的建模、材料工程和晶圆工艺正在投入使用，以确保可靠的RDL制造。

高级扇出和异质封装的问题包括模移、模翘曲、模对模应力和RDL痕迹断裂的风险。RDL工艺包括在有机聚酰亚胺(PI)或聚苯并恶唑(PBO)薄膜上镀铜。新工艺旨在提高RDL附着力，同时降低热循环过程中的机械和热应力。

osat包括ASE, Amkor和JCET采用先进的RDL工艺提供多种包装类型。

据迈克凯利，副总裁，先进的包装和技术集成公司在美国，4层RDLs已经成熟，收益率已达到99%水平。HBM数据总线需要四层RDL，我们估计在未来几年内，大约85%的封装需求可以通过四层RDL来满足。”

先进包装方向
各种先进的软件包已经脱颖而出，因为放缓摩尔定律在14nm左右，满足了soc上更强大功能的需求。从那时起，异构集成包越来越受欢迎，满足了深度学习、网络和个人计算应用的cpu / gpu的应用需求。例如，日ASE的VIPack平台有六个基于rdl的产品系列，可以满足特定的应用需求，包括基板上扇出芯片(FOCoS)、FOPoP和FOSiP。

事实上，在最近的IEEE ECTC上，许多芯片制造商展示了新的扇形包装设计。特别是，将已知的良好的模具位置保留到工艺后期的芯片最后集成方案正在获得动力，该过程从载体上的RDL形成开始。

芯片末端上升
临时连接和释放层，如布鲁尔科学BrewerBOND材料，在载体上进行RDL处理，然后进行激光释放步骤。RDL优先，也称为芯片最后扇出流，实现高产量和较低的总成本，同时确保在已知的良好RDL上放置已知的好模具。

三星的Taewon Yoo及其同事在ECTC上展示了一种芯片上的FOWLP方案，并将结果直接与等效的衬底倒装芯片BGA和中间体封装对封装方法进行了比较FOWLP工艺在逻辑器件配置上使用内存，实现了良好的电气和热性能，“当RDL直接在I/O衬垫上形成时，厚度通常是基板尺寸的一半。”三星指出，该设计实现了比FCBGA更短的电信号路径，最终封装厚度为0.26mm。

图1:相对于FCBGA和PoP架构，芯片最后的扇形WLP减少了50%的封装厚度。来源:三星[1]

在三星的设计中(见图1)，RDL是建立在玻璃晶圆载体上的。这种方法还利用了连接前后RDLs的通模铜柱。RDLs在7µm聚酰亚胺空间中具有8µm镀铜线。三星电子的Taewon Yoo表示:“这种RDL的厚度通常是基板尺寸的一半，并且是在I/O衬垫上形成的。在这种情况下，扇出方法也比PoP方法更有效地散热。通过修改顶部钝化下的RDL设计，工程师们能够解除集中在焊料球下的应力。

在多芯片封装中，放置精度和模移位是众所周知的问题。RDL第一扇出方法可以有所帮助。正如ECTC在一次演示中强调的那样，“对于模具移位改进、精细节距要求、工艺优化和已知良好模具(KGD)良率管理的策略，RDL优先(也称为芯片最后)是有效降低成本的候选方案。”Jen-Hsien Wong和ASE的同事在一个50 x 35mm的FO模具中优化了8个芯片的最后芯片策略，周围是环氧模塑化合物，foco具有不同的轨迹布局。热-力学模型除了考虑材料模量外，还考虑了所有材料(硅模具、RDL、散热器)的cte是温度的函数。有限元模型计算了CTE失配较高的模对模间隙区域的应力。散热器提供散热，但也有助于最大限度地减少包装翘曲。最终优化使模具间隙区域的迹应力降低34%，得到了最优布局。

该研究强调，在室温和高温(260°C)之间模拟封装的翘曲行为可以实现卓越的换热器设计。该方法为多芯片封装的翘曲控制和未来的热机械优化提供了指导。

RDL流程
EV集团业务发展总监Thomas Uhrmann表示，将FOWLP推向最前沿的关键技术是低温、可成像聚酰亚胺(pi)的制定，如富士的LTC系列。其他聚酰亚胺制造商包括朝日和日立杜邦。最新的工艺是使用真空固化PI或PBO薄膜，以提供优越的介电膜性能，同时也加快了大批量制造的固化时间。

RDL流程通常涉及半加性工艺，包括介电沉积、湿式或干式蚀刻、屏障和种子层沉积以及镀铜。扇形WLP，但对于高密度RDL，双damascene工艺越来越有吸引力，以避免与半添加工艺相关的种子层凹陷和侧壁腐蚀漏洞。[3]通过在没有蚀刻步骤的情况下将痕迹嵌入介电层，并采用双大马士革工艺，消除了铜坍塌风险，新的RDL提高了互连可靠性。在新工艺中，通过和RDL模式形成有机电介质使用单一光刻曝光步骤。新的4层RDL(见图2)具有2/1µm线/空间。通过改进电介质厚度均匀性的工艺，可以减少因厚铜残留在晶圆边缘而引起的短路现象。

图2:4层RDL, 2 μ m L/S, 2 μ m经堆叠。来源:Amkor [3]

结论
RDL流程相对简单，但一旦它们与涉及多个芯片的复杂流程集成，就必须进行重大优化，以管理这些系统中的CTE不匹配、电、热和机械行为。

参考文献
1.“T。Yoo等人，“用于扇出WLP的先进芯片最后工艺集成”，2022年IEEE第72届电子元器件与技术会议(ECTC)， 2022年5月，doi: 10.1109/ECTC51906.2022.00220
2.S. Jin等，“基于细间距嵌入式RDL的衬底硅晶圆集成扇出技术(S-SWIFT)封装”，IEEE第72届ECTC, 2022年5月，doi: 10.1109/ECTC51906.2022.00218
3.黄永发。王，“基于多芯片集成的大型扇出封装翘曲和RDL应力分析”，IEEE第72届ECTC, 2022年5月，doi: 10.1109/ECTC51906.2022.00713