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新一代晶体管有什么不同

先进的蚀刻技术是纳米片fet的关键未来节点的演化路径。

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经过近十年的发展和五个主要节点,以及大量的半节点,半导体制造业将开始从finfet过渡到3nm技术节点的全能堆叠纳米片晶体管架构。

相对于finfet,nanosheet晶体管通过在相同的电路占地面积中增加通道宽度来提供更多的驱动电流。全门设计提高了通道控制,最小化了短通道效应。

图1:在纳米片晶体管中,栅极与通道的所有侧面都有接触(栅极周围都有),在相同的占地面积中,多个薄片比finfet具有更高的驱动电流。硅取向差异(110到100)改变了通道中的载流子迁移率。资料来源:赵凯,IEEE IEDM 2021

图1:在纳米片晶体管中,栅极与通道的所有侧面都有接触(栅极周围都有),多片晶体管比finfet具有更高的驱动电流。硅取向差异(110到100)改变了通道中的载流子迁移率。资料来源:K. Zhao, IBM/IEDM教程2021

表面上看,纳米片晶体管类似于finfet,但纳米片通道是平行排列的,而不是垂直于衬底。纳米片晶体管的制造始于Si/SiGe异质结构的沉积,与衬底隔离以防止寄生传导。

第一步是将这种异质结构切割成柱状。在假门制造后,内部间隔蚀刻步骤在SiGe层中切割凹穴。内部间隔蚀刻步骤(下面将详细讨论)是一个关键的工艺步骤,因为它定义了栅极长度和源/漏结重叠。一旦内部间隔就位,源/漏外延、通道释放蚀刻和替换栅极的形成就完成了晶体管。

制造晶体管支柱
尽管SiGe层是牺牲材料——不是最终器件的一部分——但它们的锗浓度是一个重要的过程变量。正如Nicolas Loubet和IBM的同事们所说电话在2019年IEEE电子器件会议上发表的工作中解释说,增加锗的数量会增加SiGe晶格常数,这反过来又会增加硅层中的晶格应变,可能会引入缺陷。[1]另一方面,在不损坏或腐蚀硅的情况下完全去除SiGe材料需要具有高SiGe:Si选择性的蚀刻工艺。降低锗的浓度会降低选择性。

理想情况下,器件设计者希望最小化纳米片之间的间距,以减少寄生电容。不过,IBM研究员赵凯(Kai Zhao)在去年IEDM的一次指导会议上解释说,可制造的间距有实际限制。一旦牺牲的SiGe消失,纳米片之间的空间需要容纳残留物去除,栅极金属,栅极电介质,以及(特别是对于pFETs)任何额外的功函数调节层。

在Si/SiGe异质结构沉积后,各向异性蚀刻切割所需宽度的支柱。在finFET架构中,翅片宽度是标准化的,部分原因是依赖于光刻方案的限制pitch-doubling.采用极紫外光刻技术使设计人员更灵活地根据需要使用可变设备宽度。

imec CMOS器件技术总监堀口直人(Naoto Horiguchi)在接受采访时解释说,纳米片晶体管支柱可以比finFET鳍片更宽。此外,堆叠的纳米片晶体管的宽度是其组成部分纳米片的总和。因此,相对于总通道宽度,柱宽的可变性通常较小。

图2:蚀刻剖面直接影响晶体管的行为和器件运行的一致性。资料来源:IBM Research

图2:蚀刻剖面直接影响晶体管的行为和器件运行的一致性。资料来源:IBM Research

由于Si和SiGe具有不同的蚀刻特性,通过交替的Si/SiGe层蚀刻比蚀刻单片硅柱更复杂。IBM研究院等离子蚀刻研究经理埃里克·米勒(Eric Miller)解释说,在电子方面,堆叠的纳米片设备中的每一层都是一个独立的晶体管。如果蚀刻堆栈的配置文件不是垂直的,元件的尺寸和特性会有所不同。

此外,Horiguchi指出,与蚀刻硅时一样,该工艺需要平衡蚀刻和侧壁钝化。暴露的SiGe表面往往不如硅稳定。

定义通道
一旦纳米片支柱被定义,高选择性各向同性蚀刻创建内部间隔隐窝,相对于硅纳米片压痕SiGe层。Loubet说,这个间隔层定义了栅极长度和结重叠,这两者都是帮助定义器件电阻和电容之间权衡的关键晶体管参数。压痕的形状定义了剩余SiGe(最终将被栅极取代)与源/漏区之间的分离。湿化学蚀刻过程往往会留下半月形的轮廓,因为在两个相邻的纳米片之间形成半月板。在通道释放蚀刻过程中移除剩余的SiGe可以暴露源/漏极,并将其与栅极金属直接接触。

图3:纳米片晶体管工艺流程中的关键蚀刻步骤包括虚门蚀刻、各向异性支柱蚀刻(b)、各向同性间隔层内部空间蚀刻(c)和通道释放步骤(g)。来源:N. Loubet, IBM

图3:纳米片晶体管工艺流程中的关键蚀刻步骤包括虚门蚀刻(b)、各向异性柱蚀刻(c)、各向同性内间隔蚀刻(e)和通道释放步骤(g)。来源:N. Loubet, IBM

虽然干蚀过程没有留下半月板,日立的Yu Zhao和同事仍然观察到圆形的蚀刻前沿。在去年的IEEE电子器件技术与制造会议(EDTM)上,日立的研究人员使用STEM-EDX测量锗浓度,在Si/SiGe支柱的侧壁上发现了富含锗的层。该层明显是在各向异性柱状蚀刻过程中形成的,蚀刻速度更快,形成圆形蚀刻前缘。然后,当蚀刻通过该侧壁区域进入大块SiGe材料时,在均匀的锗浓度下,均匀的蚀刻速率保持了现有的蚀刻正面形状。进一步优化柱蚀刻解决了这一问题。[2]

纳米片器件的最后一个新工艺模块,通道释放蚀刻,定义了最终的纳米片厚度。虽然半导体行业非常有能力沉积精确控制和均匀的异质结构,但在蚀刻SiGe的同时保持这种精确控制提出了一些新的挑战。Loubet说,晶体管的稳定性能需要极其均匀的纳米片,通常是0.5nm或更少的硅损耗。

EUV光刻允许设计人员指定可变的设备宽度,但他们依赖于通道释放蚀刻来实际实现它们。如果通道释放蚀刻没有足够的选择性,窄器件中的硅纳米片将在宽器件中的通道被清除之前被腐蚀。由于蚀刻选择性取决于锗浓度,在柱体或内间隔层蚀刻过程中,锗残留和锗扩散会导致通道释放蚀刻过程中硅的损失。

超越纳米薄片
即使在第一批纳米片设备投入生产之际,制造商已经在考虑为未来的规模化进行改进。Imec的forksheet设计例如,在一个fet / pet对的n通道和p通道之间放置一个绝缘柱。改进的隔离降低了两者之间的最小间距,从而降低了整个电路的占地面积。

IBM的赵凯(Kai Zhao)指出,由于纳米片架构将(100)晶体平面平行于衬底,而不是finfet中的(110)面向通道,因此出现了独特的器件移行性问题。使用(100)平面改变了电子和空穴的绝对和相对迁移率。

表1:硅finfet和纳米片fet中的载流子迁移率。资料来源:赵凯,IBM/IEDM教程,2021年

表1:硅finfet和纳米片fet中的载流子迁移率。资料来源:赵凯,IBM/IEDM教程,2021年

IBM的R. Bao及其同事在去年的IEDM上提出了一项改善空穴迁移率的建议,将硅通道用于nfet和SiGe fet通道。fet纳米片堆栈交替使用硅和SiGe,而pet堆栈使用SiGe通道层和SiGe牺牲层。两者之间的分离取决于蚀刻工艺对锗的敏感性。[3]

台湾半导体研究所(Taiwan Semiconductor Research Institute)的张伟元(Wei-Yuan Chang)及其同事展示了另一种方法,即在fet和pet器件上都使用Si/SiGe堆栈。在这种方法中,氢氟酸、过氧化氢和乙酸的混合物将SiGe从堆中去除,从而实现约79:1的选择性。使用TMAH溶液从将成为pfet的堆栈中去除硅,实现约8:1的选择性。他们说,这些早期的结果很有希望,但还需要进一步优化pet蚀刻。[4]

纳米片晶体管的进一步缩放将需要在相同或更小的电路占地面积下更大的驱动电流。为此,Sylvain Barraud和他在Leti的同事展示了fet和pet器件都有七个硅通道,而不是更典型的两个硅通道,可用的驱动电流增加了两倍。[5]甚至在未来,可能的设计包括互补fet (CFETs),其中单个纳米片堆栈包含p型和n型通道,以及垂直传输纳米片fet (vtfet),其定位纳米片垂直于衬底平面。

不管未来如何,很明显,这个行业并不急于放弃硅,尽管替代材料在理论上有优势。

参考文献

  1. N. Loubet等人,“一种新型SiGe干选择性蚀刻,用于实现高性能逻辑堆叠栅-全纳米片器件”,2019年IEEE国际电子器件会议(IEDM), 2019年,pp. 11.4.1-11.4.4, doi: 10.1109/IEDM19573.2019.8993615。
  2. Y. Zhao, T. Iwase, M. Satake和H. Hamamura,“栅-全方位(GAA)- fet的各向向干式SiGe蚀刻过程中圆形SiGe蚀刻前沿的形成机制”,2021年第5届IEEE电子器件技术与制造大会(EDTM), 2021年,pp. 1-3, doi: 10.1109/EDTM50988.2021.9421041。
  3. R. Bao等,“下一代高性能计算纳米片技术的关键元素”,2021年IEEE国际电子器件会议(IEDM), 2021年,pp. 26.3.1-26.3.4, doi: 10.1109/IEDM19574.2021.9720601。
  4. w - y。Chang等人,“通过选择性蚀刻相同外延层制备SiGe和Si栅全能FET”,2022年第六届IEEE电子器件技术与制造会议(EDTM), 2022年,pp. 21-23, doi: 10.1109/EDTM53872.2022.9797991。
  5. S. Barraud等人,“用于高性能计算的7层堆叠纳米GAA晶体管”,2020年IEEE VLSI技术研讨会,2020年,pp. 1-2, doi: 10.1109/ vlsitecology18217.2020.9265025。

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