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晶体管

模拟和数字集成电路的基本构件。
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描述

晶体管是模拟电路和数字电路的基本组成部分。晶体管由半导体材料制成,是一种放大、控制或转换电信号的小装置。每个晶体管有三个引线,分别称为发射极(源)、集电极(漏极)和基极(门极)。

晶体管可以分为两大类——平面晶体管和3D晶体管。

1948年,贝尔实验室发明了第一个晶体管,用来改进用于电话和早期计算机系统的真空管放大器。1958年,第一个集成电路被发明了。(有关计算机历史博物馆的更多信息晶体管的发明而且集成电路)。晶体管从一个至今仍在使用的分立器件变成了蚀刻在集成电路上的东西。今天,先进的芯片上蚀刻了数十亿个晶体管。

在双极结晶体管(BJT)中,有NPN或PNP结构。在NPN中,P是基极,n是发射极和集电极。在PNP配置中,N是基极,p是发射器和收集器。

在场效应晶体管(FET)中,对栅极施加电压,产生电场,改变源极和漏极之间的电流。fet最初设计为平面,其中门从一侧控制。使用沟槽fet,栅极从三面控制通道。主要的两种类型的fet是jfet(结场效应晶体管)和场效电晶体(金属氧化物半导体场效应晶体管)。

图2:平面与沟槽MOSFET模具层。来源:英飞凌

图1:平面与沟槽MOSFET模具层。来源:英飞凌

当MOSFET打开时,栅极电容器对通道施加电场,形成反转层。这使得少数载流子(pfet中的空穴,nfet中的电子)在源极和漏极之间流动。当晶体管关闭时,就没有电容了:源极、漏极和通道之间的能量屏障阻止了电流的流动。随着晶体管的收缩,产生反转层所需的电场密度增加,因此栅极电容必须增加。在某种程度上,这是通过减小栅极电介质的厚度来实现的。然而,当栅极介电厚度下降到只有几纳米时,量子力学效应允许载流子隧穿它,增加栅极泄漏,最终使晶体管短路。

硅晶体管已经遇到了这个问题,这导致了高k门介电材料的引入。随着介电常数(k)的增加,较厚的物理层可以获得相同的电容。设计师可以最小化泄漏,同时获得他们需要的静电控制。

在短期内,领先的芯片路线图看起来相当清晰。基于今天的finfet和平面全耗尽绝缘体上硅(FDSOI)技术的芯片预计将缩小到10nm节点。但是,CMOS的路线图在7纳米及更远的地方变得模糊起来。

该行业一直在探索许多下一代晶体管候选产品。例如,在7nm工艺中,领先的竞争者是高迁移率finFET,它利用通道中的III-V材料来提高迁移率。目前硅基finfet的电子迁移率在7nm时降低。锗(Ge)和III-V材料具有更高的电子传输能力,允许更快的开关速度。根据专家的说法,第一个III-V型finfet很可能由Ge组成。然后是下一代III-V微场效应晶体管可以由Ge(用于微场效应晶体管)和铟镓砷(用于微场效应晶体管)组成。

在5nm,两种技术-栅极全能场效应晶体管而且隧道场效应晶体管-以微弱优势领先。栅极全能被认为是静电学方面的终极CMOS器件,是一种在通道的四面都放置栅极的器件。大门从四面八方控制着通道。相比之下,tfet是针对低功耗应用的陡次阈值斜率晶体管。

图2:cet结构。资料来源:Coventor,一家Lam研究公司

图2:CFET体系结构。资料来源:Coventor,一家Lam研究公司

图3:平面晶体管、finfet、全能栅极晶体管

图1:finFET和栅极全能与纳米片的比较。来源:Lam Research

图4:finFET和栅极全能纳米片的比较。来源:Lam Research

图4:在平面(左)、finFET(中)和栅极全能(右)结构上实现的fefet。来源:融合

图5:在平面(左)、finFET(中)和栅极全能(右)结构上实现的fefet。来源:融合

图1:N和p型叉车FET对(左)和堆叠纳米片FET(右)。来源:imec

图6:N和p型叉式FET对(左)和堆叠式纳米片FET(右)。来源:imec

纳米片,或者更一般地说,gate-all-around场效应晶体管,标志着最先进节点晶体管结构的下一个重大转变。

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