晶体管在3nm达到临界点

半导体行业正在对一种新型晶体管进行十多年来的首次重大变革，朝着一种名为“晶体管”的下一代结构迈进gate-all-around(棉酚)场效应晶体管。

虽然GAA晶体管尚未上市，但许多业内专家都想知道这项技术能持续多久，以及会有什么样的新架构取代它。根据各种路线图，除非出现重大延误，否则今天的GAA结构应该在耗尽动力之前执行并扩展到产品的三个技术节点。

除此之外，业界正在评估几种备选晶体管，但每一种都存在技术差距。即使是开发一个候选CMOS fet，也需要大量的资源和创新，才能成功地将其扩展到下一个十年。

不过，在短期内，该行业有一条向性能最高的芯片迁移的明确路径。传统上，为了开发新的芯片，IC供应商开发一个片上系统(SoC)，然后在每一代设备上塞更多的晶体管。晶体管是芯片的关键组成部分，就像设备中的开关一样。

这个公式被称为芯片缩放，只要业界能够开发出新的更快的晶体管，以大致相同的成本每块芯片消耗相同或更低的功率，这个公式就能起作用。自2011年以来，供应商一直在销售基于一种先进晶体管类型的芯片finFETs．然而，finfet很快就会达到其极限，这就需要在3nm和/或2nm工艺节点上采用新技术。(节点是指一个技术世代的性能规范、工艺技术和设计规则。工艺技术是在晶圆厂中制造晶片的配方。芯片行业开始将超过2nm的节点称为埃节点。)

在2nm和/或3nm，领先的晶圆代工厂和他们的客户最终将迁移到称为纳米片FET的GAA晶体管类型。GAA fet比finfet在更低的功率下提供更好的性能，但它们的设计和制造成本更高。

图1:平面晶体管、finfet、全能栅极晶体管。来源:Lam Research

工程师们知道，即使是今天的GAA设计最终也会遇到性能限制。该行业正在通过评估几种超过2nm的未来晶体管类型，包括2D器件、碳纳米管fet、cfet、叉车fet和垂直传输fet，提前进行规划。到目前为止，在2nm以外的领域几乎没有共识。

虽然这些新颖的结构可以提供惊人的电学性能，但它们很难制造。因此，大多数芯片将永远不会从实验室转移到晶圆厂。实际上，整个行业只能支持一种候选晶体管。

这不是唯一的考虑。英特尔高级总监兼首席工程师林忠勋(Chung-Hsun Lin)在最近的IEDM会议上表示:“(我们有)新的晶体管架构。”“除了晶体管方面的技术，还涉及到新的架构，例如新的电力输送系统。此外，包装也很流行，也很重要。”

事实上,chiplets，一种形式的先进的包装引起热议的原因有几个。使用小芯片，模具设计被分解成更小的模具，一旦制造和单点，它们就会重新聚合成一个高级封装。芯片技术加快了上市时间，提高了产量，并有可能降低成本。随着音高缩放变得越来越困难和昂贵，堆叠芯片设计成为特定高性能应用的一个引人注目的解决方案。

总而言之，从晶体管到系统优化性能的整体方法对于保持行业的性能速度是必要的。

图2:从nm到Å的逻辑伸缩路线图。资料来源:Imec

晶体管的麻烦
几十年来，集成电路行业遵循相同的基本公式。每隔18到24个月，芯片制造商就会推出一种具有更大晶体管密度的新工艺技术，从而降低每个晶体管的成本。在每个节点上，芯片制造商将晶体管规格扩大0.7倍，使该行业能够在相同功率的情况下实现40%的性能提升，并减少50%的面积。我们的大多数新电子产品都采用了芯片缩放技术，这些产品以更快的速度使用更少的能量执行越来越多的功能。

使用平面晶体管，半导体行业在每个技术节点上使用先进的光刻工具和其他工艺改进来推进各个工艺节点。2011年左右，当平面晶体管受到短通道效应的影响时，该行业在20nm技术上遇到了障碍。“例如，即使应该关闭电流，电流也可能会在源和漏之间泄漏，”哈佛大学的大学契约主任尼丽莎·德尔格说林的研究．

平面晶体管仍然针对22纳米及以上的芯片进行了优化，但业界需要一个新的解决方案。英特尔从2011年开始在22纳米节点上制造finFET晶体管。后来，铸造厂转向了16nm/14nm的finfet。

与平面晶体管相比，finfet有几个优点。“与之前的平面晶体管相比，翅片通过栅极三面接触，可以更好地控制翅片内形成的通道，”德尔格说。

通过在晶圆厂中使用不同的工艺步骤，芯片制造商已经将finfet扩展到7纳米和5纳米，从而实现了新的高性能芯片。

然而，许多芯片不需要finfet。数字芯片，以及模拟，射频和其他设备仍然使用平面晶体管。他们都在茁壮成长。例如，按节点计算，28nm平面产品仍然是最大的市场之一。

例如，联华电子最近一个季度的28纳米技术收入增长了75%。“收入同比增长75%反映了5G、物联网和汽车相关的强劲芯片需求，”Jason Wang表示。联华电子的联席总裁。

与此同时，在领先领域，芯片的扩展面临着特殊的挑战。在7nm及以下，静电泄漏就成了问题，功率和性能优势开始下降。目前，性能增长在15%到20%之间。

当finfet的翅片宽度达到5nm(约3nm节点)时，接触聚间距(CPP)达到约45nm的极限，金属间距为22nm。CPP是相邻栅极触点中心之间的距离。

尽管如此，业界仍需要超过5nm的更快芯片。“即使现在，我们也可以使用10倍以上的计算能力。d2．“天气预报、比特币挖矿或深度学习等重型模拟技术正在推动对3nm及更远技术的需求。幸运的是，我们将继续扩大规模，尽管摩尔定律正在发生变化。”

接下来:GAA fet，小芯片
如今，英特尔、三星和台积电正在开发3nm工艺，还有几家公司正在开发使用该技术的芯片。

这是一项昂贵的努力。“设计28nm芯片的平均成本是4000万美元，”IBS首席执行官汉德尔·琼斯(Handel Jones)说。“相比之下，设计7nm芯片的成本为2.17亿美元，而设计5nm器件的成本为4.16亿美元。3nm的设计成本将高达5.9亿美元。”

此外，代工客户在3nm技术上面临着艰难的选择。与之前芯片制造商遵循相同晶体管路径的节点不同，代工供应商正在开发不同的3nm技术。三星计划从5nm节点的finfet迁移到3nm节点的GAA。相比之下，英特尔和台积电计划将finfet扩展到3nm，然后转向2nm的GAA。

三星和台积电宣布有意在2022年下半年加强3nm工艺，这比预期的时间略晚。Gartner分析师Samuel Wang表示:“两家公司都推迟了3nm技术的开发。”“3nm升级将比之前的节点花费更长的时间。”

尽管如此，每家公司都有不同的理念。例如，通过将finfet扩展到3nm，台积电表示，其客户可以开发3nm设计，而不必迁移到新的晶体管类型，从而降低风险。

台积电的5nm和3nm工艺都是基于finfet，但它们是不同的。台积电的3nm是其5nm平台的完全放大版，但更复杂。

相比之下，三星希望在GAA时代的竞争中领先一步。该公司宣布，将在2022年推出3nm GAA的早期版本，而其“性能版本”将在2023年上市。

这将使三星在竞争中处于领先地位。“台积电很可能会有基于GAA的2nm芯片，目标是在2025年投产。英特尔的20A工艺，即2nm工艺，是GAA。计划于2024年发射。”

所有领先的芯片制造商都在开发一种流行的GAA晶体管nanosheet场效应晶体管(英特尔称其为RibbonFET。)纳米片FET是一种经过90度旋转的finFET，其结果是水平堆叠的鳍片，每个鳍片之间都有垂直的栅极材料，每个鳍片类似于薄片，是一个通道。

从表面上看，3nm finfet和纳米片之间的结垢效益似乎是最小的。根据分析师估计，两家公司都提供48纳米CPP和22纳米金属间距。

尽管如此，纳米片结构仍具有显著的优势。Lam的德尔格解释说:“全能栅极晶体管，或GAA晶体管，是一种经过改进的晶体管结构，栅极从各个方向接触通道，并能够继续缩放。”“相对于finfet，这提供了更好的通道控制。”

相比之下，finfet器件的宽度是量子化的。在纳米薄片中，设计者可以改变薄片的宽度。更宽的板提供更多的驱动电流和性能。更窄的纳米片驱动电流更小，但占地面积更小。

纳米片的一个缺点是由于硅基通道中的低空穴迁移率导致pet性能不佳。

IBM在IEDM上描述了一种解决该问题的方案，即使用压缩应变硅锗(SiGe)通道材料的pet。IBM高级工程经理鲍汝强表示:“与硅通道相比，纳米片pFET SiGe通道的迁移率提高了40%，性能提高了10%，阈值电压(Vt)降低，负偏置温度不稳定性(NBTI)也得到了改善。”

纳米片fet的制造面临重大挑战。在流动过程中，外延工具将超薄的SiGe和硅交替层沉积在衬底上，形成超晶格结构。这种结构可能有三层，五层或更多的每一种材料。

微小的垂直鳍片被图案和蚀刻在超晶格结构中。然后，形成内部间隔。在间隔蚀刻中，超晶格结构中SiGe层的外部部分被凹进去，然后被介电材料填充。

接下来，形成源/排泄。然后，超晶格结构中的SiGe层被移除，留下构成通道的硅基层或薄片。最后，通过沉积高k电介质和金属栅极材料形成栅极。

每一步都是挑战。与所有流程一样，目标是开发出没有缺陷的芯片。这就要求在晶圆厂有一个合理的过程控制策略。

“在较小的节点中，过程控制的挑战更大。布鲁尔科学．“这里有几个原因:1)检测限必须不断降低，以检测小节点中有意义的信号;2)过程信号可能需要进一步细化和减少，以提供更高水平的控制;3)较小节点材料的价值通常会增加，使得早期检测和纠正比以往任何时候都更重要，以减轻潜在的损失。”

在3nm及更远的领域，该行业将需要新的创新和晶圆厂设备。其中包括:

• 极端的紫外线(EUV)光刻。利用13.5nm波长，EUV已被用于7nm和5nm的微小特征的图案。高na EUV是下一代版本，目前正在研发中，需要在3nm以上绘制更精细的特征。
• 原子水平处理。原子层沉积(ALD)以及下一代蚀刻技术都需要在结构中沉积和蚀刻材料。
• 检验与计量。需要新的方法来寻找缺陷并测量它们。

图3:堆叠纳米片fet的工艺流程。资料来源:Leti/Semiconductor Engineering

晶体管制造只是3nm系统解决方案的一部分。芯片设计至关重要。芯片上的互连、组装和封装必须最小化对设备和系统性能的影响。

有一些经过验证的提高系统带宽的策略。例如，在许多系统中，处理器、DRAM和其他设备被放置在一块板上。数据在处理器和内存之间不断移动，但有时这种交换会导致延迟和增加功耗。高级封装允许将内存和处理器放置得更近，从而增加带宽。

与此同时，对于chiplets，设计采用了更小的模具和/或IP块，并从头开始开发。然后，包装公司或idm重新聚合碎片，并将它们组装成一个包。与SoC不同，基于芯片的设计本质上是一个封装中的系统。AMD、英特尔和Marvell已经推出了基于芯片的产品。

不过，这种异构集成需要相当大的资源。在基于芯片的设计中，模具通过总线连接，每个芯片上都有接口。今天的设计使用专有总线和接口，但是有一种趋势是开发开放总线和接口。

在所有这些方案中，数据都通过控制数据流的接口电路传递。这包括控制信号的添加、数据的序列化和反序列化、数据调理和数据纠错。这些接口电路不可避免地增加了信号的延迟，”Imec高级研究员兼研发副总裁Eric Beyne说。

在IEDM上，Imec提出了一个解决方案——3D soc。举个例子，Imec设计了一个256核的3D设计。但先进的设计能力是必要的。Imec首席科学家Dragomir Milojevic表示:“这需要专用的EDA工具，可以同时处理两种设计，使用自动化工具进行系统分区，并在位置和路线期间进行3D关键路径优化，这将芯片提升到一个新的水平。”

未来的选择
芯片技术继续发展，而晶体管的缩放速度减慢。根据国际器件与系统路线图(IRDS)，如果没有任何延迟，纳米片fet预计将在三代技术中表现良好，从2022年的3nm节点，到2025年的2nm节点，到2028年的1.5nm节点。

在IEDM的一篇论文中，TEL概述了纳米片的一种可能的缩放路径。根据TEL的说法，第一代纳米片FET可能由三个纳米片组成，每个纳米片宽为30纳米，该器件具有48纳米的CPP和22纳米的金属间距。

然后，通过将器件按0.73X缩放，第二代4片FET可以由=>46nm CPP和=>18nm金属间距组成。第三代设备可以将这些尺寸放大0.78倍。

根据IRDS的说法，到2031年，纳米片fet可能不再以低功耗和低成本提供预期的性能。路线图计划转向一种新的晶体管互补的场效应晶体管(CFETs)在1nm节点附近。

Imec的路线图讲述了一个略有不同的故事。该研究所预计纳米片的扩展将持续到2027年，随后将推出forksheet场效应晶体管．然后，CFETs将在2029年左右出现。

通过设计和工艺优化，纳米片可能会比预期的延长时间，从而淘汰对叉车、CFETs或其他候选材料的需求。事实上，纳米片FET可能是最后一种晶体管类型。

尽管如此，叉车和CFETs显示出巨大的潜力。这两种技术都不同于现有的GAA，后者使用不同的器件用于nfet和pfet。

Imec的研究人员是forksheet fet背后的创新者，在一个设备上，两个纳米片fet彼此相邻。一个纳米片FET(三片)由pfet组成，而另一个纳米片(三片)由nfet组成。介质壁将nfet与pfet隔离开来。

Imec CMOS技术高级副总裁Sri Samavedam表示:“你可以在标准电池中扩大NMOS器件和PMOS器件之间的n-to-p空间，以创建更大的有源器件宽度。”“与纳米片相比，它在相同的占地面积内提供了更大的活动宽度，而且它还具有更低的寄生电容，这使得性能比纳米片提高了约10%。”

在工厂里，铲车片的制造和纳米片很像，但有一个很大的不同。两个纳米片fet是相邻制造的。然后，氮化硅(SiN)材料沉积在两个结构之间，形成隔离区域。

cfet就像一个3D堆叠逻辑设备。在cfet中，你可能有六个纳米片，它们垂直堆叠在同一个设备上。前三个纳米片fet是pfet，而后三个是nfet。

“通过垂直堆叠相反音调的器件，而不是横向放置，CFETs消除了这种结垢障碍，被视为纳米片的有力竞争者，”拉尔斯·利布曼(Lars Liebmann)说电话他在IEDM的一篇论文中写道。

最近，英特尔发表了一篇关于cet的论文，该cet的片宽为13nm，每片之间的间距为9nm。英特尔的C.Y. Huang说:“这种方法结合了优异的静电性能和显著减小电池尺寸的方法。”

CFETs有两种不同的工艺流程，单片工艺流程和顺序工艺流程。两者都很复杂，而且并非所有的流程和工具目前都可以在商业上获得。开发它们需要大量的资金。

单片方法涉及更复杂的CMOS流。Imec的Samavedam表示:“单片cet方法是指在同一片晶圆上制造NMOS和PMOS器件。”“两个设备的有源区域和门都是自对准的。该流程需要几个高纵横比处理步骤，如沉积和蚀刻。这需要发展。”

在序贯方法中，NMOS和PMOS晶体管在单独的晶圆上加工，然后结合。Samavedam表示:“使用顺序cet方法，NMOS和PMOS器件可以在单独的晶圆上形成，这样它们就可以单独优化，例如具有不同的通道材料或衬底方向。”“挑战在于活动区域和门不是自对齐的。它需要高精度的上下晶圆对齐和键合，以及新颖的集成来连接上下器件门。连续的cet也需要更多的处理步骤，因为每个设备都是单独构建的。”

遥远的未来选择
多年来，该行业一直在研究2d材料fet。这些设备仍在研发阶段，如果它们实现商业可行性，它们可能在2030年后出现。

2D fet类似于纳米片fet。最大的区别是通道是基于过渡金属二卤代化物(TMD)材料，如二硫化钼(MoS)₂)、亚硒酸钨(WSe .₂)及其他资料。tmd能够实现更薄的通道，用于栅极长度缩放以及高通道移动性。

在IEDM上，英特尔描述了各种2D FET，包括一个5nm栅极长度的纳米带FET。在另一个例子中，英特尔描述了使用WSe的PMOS设备₂薄膜实现141mV/dec次阈值摆动。

Imec的Samavedam谈到了2D fet的挑战。“这些材料仍有许多基本的材料问题需要解决，比如减少缺陷、可变性、提高通道迁移率、形成低电阻触点、掺杂和形成缩放栅介质。”

其他技术也在研发中，包括碳纳米管fet。在这些设备中，微小的纳米管构成了通道。与此同时，IBM和三星最近描述了垂直fet，其中门环绕垂直对齐的源极和漏极。两家公司表示，由于在这种FET中没有横向流动的晶体管电流，晶体管的密度和性能大大提高。

结论
先进的晶体管结构，包括纳米片fet, 2d fet和其他结构，是有趣的。除了今天尚未发货的GAA fet之外，cfet似乎正在获得动力，但这可能会改变。

可以肯定地说，虽然大多数研发架构都不会商业化实现，但现在是时候开发和选择最适合在10年内使用的结构了。最好的晶体管不只是能提供最终的器件性能。它还必须证明具有生产价值和成本效益。

有关的故事

3nm/2nm新晶体管结构

追逐碳纳米管fet

推动2D半导体向前发展