铜互连能走多远?

随着领先的芯片制造商继续将finfet(很快还会是纳米片晶体管)的尺寸扩大到越来越小的间距，使用铜作为衬里和阻挡金属的最小金属线最终将变得站不住脚。接下来会发生什么，什么时候发生，还有待决定。目前正在探索多种选择，每一种都有自己的一套权衡。

自从IBM在20世纪90年代将铜互连引入双大马士革工艺以来，半导体行业一直在利用铜的高导电性、低电阻率和可靠互连。但随着电阻和电容的上升，RC延迟将继续显著影响器件性能。

铜的替代品，如钌和钼，可以结合使用双大马士革。不过，它们可能更适合金属蚀刻的减法方案，自铝互连时代以来，金属蚀刻还没有广泛应用于逻辑。尽管如此，领先的设备制造商和设备公司正在为这些最低水平的铜寻求几种有趣的途径。与此同时，工程师和研究团队正在进一步推广铜，这提供了迄今为止更经济、更有吸引力的路线。

“在过去25年里，双重大马士革一直是，现在仍然是互联网络的面包和黄油。但我们看到，由于RC延迟的原因，金属图案可能会变得相关，”imec研究员和纳米互连项目主任Zsolt Tokei说。Imec的方案被称为半大马士革方案，由于向减法过程的过渡将是戏剧性的，因此可能会逐步引入。“我们认为，一开始它只会用于一层，但后来会扩展到几层。这与自对齐过孔相结合，可能也会改变到线的中间。”

与此同时，如果可能的话，系统性能驱动因素使得将内存设备移到线路后端变得很有吸引力。如果行业开始引入具有较低热预算的互连工艺，那么像内存或其他设备集成之类的事情就变得可行。但首先，必须解决扩展铜和引入背面配电方案的直接工程挑战。

使用铜的里程更长
在2nm逻辑节点上，铜线和通孔正在通过创造性的方式进行扩展。一些最有吸引力的选择包括限制屏障和衬垫材料的电阻率影响，或者通过使这些薄膜更薄——从化学气相沉积(CVD)到原子层沉积(ALD)——或者消除它们，例如，沿着通孔和线路之间的垂直路径。

TEL和应用材料公司都提供了使用自组装单层(SAMs)来实现选择性沉积的集成工艺。这些sam使用CVD或自旋薄膜，选择性地沉积在金属上，而不是电介质上，因此钴或钌衬垫或ALD Ta/TaN等屏障粘附在所需的表面上。

在IITC的一次演讲中，Yuki Kikuchi和TEL公司研发部门的同事以及JSR Micro展示了使用JSR的SAM来抑制ALD TaN，甚至取代铜屏障金属，从而改善了电阻铜体积。对低k介电介质(2.5)的最佳选择性是通过先在通孔底部使用SAM_B，然后在低k处使用SAM_F(见图1)实现的。SAM流能够从通孔侧壁完全消除钌。

图1:经氢预处理后，自组装单层(SAM)在化学沉积预透填充过程中起屏障作用。资料来源:IITC 2022

有趣的是，研究人员测试了一种预通过填充工艺，在铜填充下不是使用屏障(TaN)，而是在化学沉积(ELD)后沉积。设备制造商正在对预填充孔进行更广泛的测试，以降低电阻率并提高铜流的生产率。

Imec和应用材料公司比较了钌、钨和铜通孔，看看通过在24nm通孔中使用钨或无通孔的钌来消除底部的Ta阻挡，从而获得了什么电阻优势(见图2)。Imec互连金属化专家Marleen van der Veen说:“关键的工艺步骤是在通孔底部暴露的铜进行原位界面工程后，仅在电介质上进行选择性ALD TaN阻挡沉积。”研究小组确定，通过消除屏障，通过阻力降低了20%。在更小的维度上，减少会更大。

图2:单通径电阻对比双大马士革铜参考选择性屏障铜，无屏障双大马士革钌和混合钨预填充/铜表明，消除通径底部的屏障可获得20%的好处。资料来源:IITC 2022

拐点:引入减法蚀刻
在2nm节点之后的某个时候，该行业可能会从双大马士革转向一种形式的减法金属化。这代表着一个巨大的变化，一个不能掉以轻心的变化。

Imec的版本被称为半大马士革，因为它从沟槽的电介质蚀刻开始，类似于双大马士革。“这是非常大的一步，因为这是一个新的模块，它有风险，”imec的Tokei说。“然后，长宽比可以逐渐增加，并在某些时候加入空气间隙。”

Tokei预计，最可能的是用钌进行大约四代半大马士革加工。在此之后，二元或三级金属合金可能发挥作用。他说:“基于电阻率和其他一些因素，我们已经确定了几个很好的候选对象，但这是非常早期的研发工作。”“我们有大约六年的时间来真正缩小范围，找到最好的候选人。”

在半大马士革中，通孔首先在介电层中形成图案，然后是钌沉积，从而使特征溢出。该金属层然后被掩盖和蚀刻形成正交于通孔的线层。在金属成型后，这些线可以填充电介质或在局部层上形成部分空气间隙。根据imec模拟，这一过程的成本与双大马士革相当。

有不同的制造气隙的方法，包括部分缝隙填充或使用牺牲材料。然而，Tokei指出，在相同尺寸的特征上实现一致的晶圆气隙深度是一个行业挑战。他强调气隙的形成不需要额外的掩膜层，而是作为加工的一部分形成的。

图3:<300nm2时，钌的电阻率低于铜的电阻率。来源:VLSI 2022

过渡到减法金属化有基本的优势，包括没有由于CMP和蚀刻造成的介电损伤，能够获得更高的纵横比线，以及可能更简单的工艺。然而，蚀刻工艺的负担要大得多，特别是当cd用20nm金属间距向10nm发展时。

Lam Research和imec探索了与氧基钌蚀刻化学相关的一些挑战。通常，钌是通过溅射(物理气相沉积，或PVD)沉积的，然后在400°C左右退火以达到最低电阻率。在Si3N4/TiN硬掩模(芯轴)中使用间隔图案来形成紧密的尺寸，从中蚀刻>3纵横比钌线。在用氧基化学蚀刻Ru时遇到的一个关键挑战包括硬掩模侧壁氧化层的生长，这显著地缩小了沟槽。采用先进的清洗步骤和原位等离子清洗，以去除残留物并限制TiN咬边。

用于钼蚀刻在一个氯₂/ O₂化学，Lam和imec确定主要问题是侧壁钝化和金属氧化不足。该团队能够通过在部分钼蚀刻后沉积氧化物来解决这个问题，他们指出，由于金属的氧化潜力，封装可能是必要的。

imec的Tokei表示:“根据数据，我们在钌方面取得的进展超过钼。”“钼的一个问题是氧化，这使得它更适合大马士革类型的方法。这是非常有趣的中间线，它是一种廉价的金属。”

过程建模在帮助建立设计规则、评估过程窗口和提高产量方面起着关键作用。Lam计算产品副总裁David Fried表示:“虚拟制造是一步一步地对工艺和工艺流程进行行为描述，并与关键设计信息相结合，以创建晶圆内部运行情况的精确3D模型。”

例如，Lam的covenor部门的SEMulator3D平台用于评估imec的半damascene流与工艺助推器如何影响14nm和16nm (1.5nm节点)金属基音的新型掩模组上的RC性能。[4]性能助推器，包括完全自对准模式、高AR金属线和气隙进行了建模和确认。在其他发现中，模拟器比较了不同的自对准方法，以确定哪种方法在10nm和7nm节点上实现了最宽的覆盖公差。

弗里德说:“因为这些模型必须是硅精确的，我们在校准技术上花费了大量的时间。”“通过我们的基线流程模型，我们使用机器学习技术对流程模型进行多元非线性优化，从而创建该流程的可视化表示。当它被校准到过程空间中的多个点时，它就可以预测过程窗口的其余部分。”

绑在后面的力量
背面功率传输(BPD)是一种创新的方法，从晶圆背面向晶体管传输功率，释放正面互连只携带信号。这缓解了阻塞，领先的芯片制造商将在2nm节点上实现它。Lam Research的高级工程总监Tom Mountsier表示:“利用晶圆背面进行功率分配，可以在不增加占地面积的情况下有效地增加芯片的功能面积。”

“背面电源集成的最大挑战之一是将晶圆的正面和背面电连接起来。这就是tsv的切入点，”Mountsier指出，芯片制造商正在评估不同的集成方案。所有的选择都涉及蚀刻和金属填充。

最具挑战性的方案是直接从背后接触源epi。他说:“过孔将是小而高的纵横比。”“您还需要对epi进行低电阻接触，正如前面的源/漏触点所做的那样。因此，钨填充，或可能是钼，将是可能的选择。由于集成方面的重大挑战，例如将背面触点对准正面epi，以及在更低的温度(400°C或更低)下使金属与epi之间的欧姆接触，因此实现该技术需要时间。”

Lam的高级半导体工艺工程师Assawer Soussou总结道:“后端电源传输以工艺复杂性为代价实现了技术优势。”

电力输送也已成为业务包装方面的热门话题。日月光半导体负责销售和营销的高级副总裁Chang Yin说:“最近，人们对光子学很感兴趣，尤其是协同封装光学。”“这极大地增加了数据传输的带宽。很多公司在通过基片所能承载的带宽方面都达到了限制，如果你不能满足这些要求，那么光子学就真的是唯一的选择。因此，基板实际上正在成为一个电力输送系统。”

结论
双大马士革铜正在扩展到20nm间距，但涉及钌或其他替代金属的减法方案的根本变化即将出现。随着芯片制造商使用无障碍的底部和更薄的衬垫来获得额外的收益，他们正在为一个伟大的转变做准备。

参考文献
1.Y. Kikuchi等人，“通过SAM和ELD技术提高Cu互连的性能”，2022年IEEE国际互连技术会议(IITC)， 2022, pp. 126-128, doi: 10.1109/IITC52079.2022.9881316。
2.M.H. van der Veen，“用于24nm Pitch及以上的低电阻Cu通孔”，pp. 129-131, doi: 10.1109/IITC52079.2022.9881285
3.S. Decoster等人，“在32纳米金属间距及以下直接蚀刻钌和钼的模版挑战，”J. Vac。科学技术B 40,0328802,2022，https://doi.org/10.1116./6.0001791
4.A. Soussou，“1.5nm节点及以上的BEOL集成”，半导体工程，2022年4月25日，https://新利体育下载注册www.es-frst.com/beol-integration-for-the-1-5nm-node-and-beyond/．

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