UCIe真的是通用的吗?

Chiplets正在迅速成为克服经济增长放缓的手段摩尔定律但目前还不清楚一个接口是否能够将它们全部连接起来。通用芯片互连快车(Universal Chiplet Interconnect Express，简称UCIe)相信它会起作用，但一些业内人士仍然不相信。

至少部分问题是互连标准从未真正完成。即使在今天，为互联网提供动力的协议(TCP/IP)仍在不断发展。新技术、新材料和新包装概念的出现要求标准足够灵活，以便随着时间的推移不断发展，以满足行业内所有参与者的需求，包括IP提供商、设计师、代工厂和包装商。

UCIe 1.0于2022年3月2日发布，当时的初始目标包括物理的die-to-die I/O，采用PCIe/CXL高级协议以适应近期的批量市场，以及一种可以实现未来扩展的结构。一个重要的方面是考虑了所有主要的封装技术-硅中间体或桥，RDL扇出和有机衬底或层压。

摩尔定律从根本上说就是经济地增加封装内晶体管数量的能力。Achronix产品规划高级总监尼克•伊利亚迪斯(Nick Ilyadis)表示:“如果你看看我们缩小晶体管尺寸的能力，就会发现，由于物理原因，我们将遇到瓶颈。”“能够在2D、2.5D甚至3D中集成功能，将是将我们带到下一个处理器或系统性能水平的关键。这个行业需要一个标准化的互连，让我们能够扩大这些系统的规模——不仅在2.5D的世界里，而且在3D的世界里。”

集成趋势的延续意味着将过去在板级连接的东西转移到包中。Eliyan创始人、Bunch of Wires (BoW)开发商Ramin Farjadrad表示:“在系统和PCB中，你试图移除封装，并将每个芯片放在封装的基板上。通过这样做，你可以节省这些包的成本，并解决这些芯片之间的带宽问题，因为它们之间可以有非常高的带宽(见图1)。这意味着更高的性能。但我们需要在这些芯片之间建立非常高效的死对死连接，就像它们位于同一个芯片上一样。”

图1:芯片技术的主要用例。来源:Eliyan

其他公司则受到网线尺寸的限制，被迫使用多个模具。该公司产品管理高级总监纪尧姆•博伊莱特(Guillaume Boillet)表示:“大多数从死到死(die-to-die)的实现都是，而且将继续是，针对同一供应商的不同设计的连接。Arteris IP．“在这种情况下，可以围绕112G XSR或OpenHBI和BoW等简单解决方案构建更轻量和定制的解决方案，以实现更小的间距和功耗。”

UCIe的首次亮相并不完美。“推出的问题之一是围绕CXL和PCIe的消息传递，”华为HPC IP高级总监米克·波斯纳(Mick Posner)说Synopsys对此．“这让市场上的许多人认为UCIe背负了很多包袱。但是任何阅读过规范的人都可以看到规范中定义了多个层次。它使UCIe适用于多种用例，而不仅仅是使用CXL或PCIe连接的用例。”

这就是为什么“普遍”常常被解释为“无为”。

Blue Cheetah联合创始人兼首席执行官、加州大学伯克利分校兼职教授埃拉德·阿隆(Elad Alon)说:“UCIe以牺牲其他一切为代价，采取了终极互操作性的方法。“他们采用了PCIe、PCB之类的概念，并试图将其应用到芯片领域。增加了大量的开销，这在绝大多数情况下是不必要的。更重要的是，由于成本原因，它将整个市场的重要部分排除在外。例如，它不允许您使用少于特定层数的包。最终的互操作性是以牺牲人们所关心的东西为代价的，比如成本、性能、复杂性、功能等等。”

不过，这也不全是坏事。Synopsys UCIe IP高级产品经理Manuel Mota表示:“PCI和CXL协议确实有一些遗留问题，这对某些应用来说是不可取的。“这就是一些人感到震惊的地方。但这并不是唯一的使用方式。流协议就是一个很好的例子。它实现了非常轻量级、非常低延迟的实现，将电线从一个SoC上的一个fabric扩展到另一个SoC，这涵盖了我们在市场上看到的很多用例。对于芯片生态系统来说，这是朝着正确方向迈出的一步。其他标准和专有实现至少在现阶段没有实现这一点，因为它们还不完整，因为它们依赖于实现决策，依赖于定义其操作的关键方面。”

双方都相信时间会证明他们是正确的。

什么是UCIe?
像大多数通信协议一样，UCIe被分为三个堆栈层:

• 物理层这是包装介质的电气规范。它包括发射机和接收机，以及一个边带通道，以实现两个芯片之间的参数交换和协商。这包括实现链路初始化、训练和校准算法以及测试和修复功能的逻辑PHY。
• 模对模适配器层:定义了链路管理功能，以及协议仲裁和协商。定义了可选的错误更正功能，该功能基于CRC和重试机制。
• 协议层:可以定义多种协议，但是1.0版本定义了PCIe、CXL和一个流协议。

它主要是在物理层，其他标准和专有实现与UCIe竞争。UCIe使用时钟转发和单端低压DDR信令(参见图2)。

图2:UCIe PHY体系结构框图。来源:Synopsys对此

许多其他标准组织已经在这一层上工作了很长一段时间，但还没有处理堆栈的更高级别(参见图3)。

图3:物理层标准范围。来源:Synopsys对此

在这些作品中，《束线》走得最远。Achronix的Ilyadis说道:“Bunch of Wires有一小群公司正在合作创造一个芯片家族。“它稍微领先于UCIe，因为它有一些挂毯。但它有点超前于市场，当UCIe出现时，很多公司都脱离了标准流程。它把房间里的空气都吸走了。UCIe将是长期的幸存者，因为许多公司都希望确保互操作性。”

BoW的工作当然没有停止。Blue Cheetah的Alon说:“在ODSA内部，有一个链接层标准草案，我们希望它能很快得到正式批准。”“它专门解决了如何将多个on-die noc以合理兼容的方式连接在多个芯片上，同时仍然保持灵活性的问题。”

ODSA接口的逻辑组件旨在支持用于两种最常见的芯片用例的协议，即封装聚合和芯片分解，跨广泛的开放和专有D2D物理，如PCIe、CXL、CCIX、AXI和专有流协议(见图4)。

图4:ODSA分层通信堆栈。来源:ODSA

许多公司已经开始尝试构建能够同时适应这两种标准的物理物理，甚至在此基础上进行扩展。Eliyan的Farjadrad说:“我们有一个与UCIe向后兼容的PHY。“我们可以让它与UCIe PHY一起运行，以满足需要的应用程序。但我们超越了UCIe，可以同时进行双向通信。这使得每根电线都比UCIe有2倍的优势。我们可以提供与先进包装类似的性能，但使用的是有机衬底。”

其他公司正朝着相反的方向发展。“我们有客户目前正在使用BoW，他们要求向后兼容，因为他们想去UCIe，”UCIe的产品线营销经理Sue Hung Fung说节奏．“BoW很受欢迎，但我们看到会员转而转向了UCIe。我们预计HBI将进入休眠状态。另一个比较是AIB，它最初是为EMIB设计的。在UCIe规范的C部分中，它提到了设计一个UCIe AIB互操作PHY的未来实现计划。”

长期收敛
最终，所有这些标准组织都朝着一个类似的目标前进，那就是支持在高性能物理层上运行的许多链路层和协议。Ilyadis说:“以目前的形式，UCIe并不是一个理想的死对死接口，因为它基本上是把运行在PCIe卡架上的协议压缩成一个死对死接口。”“如果你把外围设备放在处理器周围，这很好。但如果你试图构建一个分解的系统，那么你需要一些由数据链路层支持的低层协议，特别是Arm AMBA协议和CHI之类的协议来实现一致性。这些是系统设计人员用于像AXI这样的片上结构的。它们必须得到支持，才能让你真正地分散设备，并保持它们之间非常低的互连延迟。”

这一遗产可能会带来长期成本。Farjadrad说:“PHY基本上是一种将一堆比特混合在一起，然后在另一边分解的东西。”但是如果你想要遵循UCIe定义的确切协议，你必须提供特定的边带信号(见图5)。这些信号的完成效率非常低，需要四个边带信号加上两个额外的状态信号——管理一个链路需要六个凸起。在BoW中，我们只做了一个额外的碰撞。添加它们并不是一个挑战，但它确实会影响凹凸图的效率。即使你没有在更高级别的协议中使用它们，你仍然必须包括它们。”

图5:UCIe主带和边带信号。来源:Synopsys对此

的旅程
今天，每个人都在创造一个包含多个die的包。他们完全控制PHY层和他们用于通信的协议。它们是否完全符合任何标准都不重要。他们只需要彼此之间的兼容性。

伊利亚迪斯说:“第三方目标市场就像柏拉图的理想世界。“这就是设备之间的互操作性，即插即用。它需要一种更容易获得的包装技术。它需要民主化，这样小公司才有机会进入。但这是一段旅程。”

通信标准只是这个难题的一部分。阿隆说:“要形成一个真正的即插即用芯片市场，还有许多问题需要解决。”“这些小婴儿的意外是什么?”每个小芯片的足迹是多少?“从电源的角度来看，它们是如何相互作用的?”你想要的分区是什么?还有一长串的事情没有人能给出答案，这些都是很难回答的问题。”

需要多长时间?Cadence的Hung Fung表示:“我在各种会议上与很多人交谈过。“普遍的反应是，这还需要几年时间。有人说5年，也有人说10年。自UCIe成立以来，它的发展如此之快，甚至可以更早。”

必须克服的问题之一是兼容性测试。“你如何从一个供应商那里获得能够保证与其他供应商的芯片互操作的芯片?”这需要大量模拟，”伊利亚迪斯说。“然后你把它放在一起，希望它能起作用，因为很难进行探测。必须有一种机制，通过这种机制，你可以看到实际的接口，并能够看到正在发生的事情。这种可测试性，即对模具的验证，与验证任何设备的内部结构一样重要。”

这一进程正在开始。“当我们开发IP时，我们也开发了一个测试芯片，”Synopsys的波斯纳说。“通过测试芯片的开发，我们在满足性能要求方面获得了重要的专业知识。我们对各种中间体拓扑和路由配置进行了大量的分析。这正是公司在过去做专有接口时建立起来的那种知识。我们将这些信息作为我们设计成果的一部分。”

事实上，这些现在将集成在包中增加了一些复杂性。Synopsys的莫塔说:“硅验证的概念永远都会存在。“任何有信誉的IP供应商都会制造包含多个芯片的测试芯片，这样我们就可以进行实际的硅测试。虽然这是在我们自己的死亡之间，但我们也在我们自己的死亡之后这样做。我们正在与其他公司合作，尝试与他们合作。这就是UCIe定义的互操作测试的精神。它将是包中的一个迷你PlugFest。它可能会使用类似黄金模具或参考设计的东西，通过UCIe连接。然后你可以测试die-to-die接口。这些测试必须包含大量功能，以确保能够提供很高的覆盖率。”

真正的普遍性
UCIe 1.0真的通用吗?远非如此。它采用了一个用例，并定义了一个解决该市场问题的标准。它没有考虑消费市场，在消费市场，成本是一个更大的因素，或者可能需要集成模拟和射频芯片。它没有满足汽车等市场的需求，这些市场对半导体有特定的要求。

伊利亚迪斯说:“如果你看看已经开发的许多IP，就会发现它们的目标是7nm、5nm甚至3nm。”“这不是你将用于制造模拟设备的技术。这是一个16gb时钟速率的低压接口，它将把你推向前沿节点。它将非常适合异构数字系统，但我不认为它会提供完整的芯片阵列。”

可用IP跟踪驱动标准的当前用户。莫塔说:“你现在听到的公司谈论的是更高的速度，更高的数据速率，非常高的带宽。”“但你必须将它与标准定义的内容以及标准要求你支持的内容区分开来。在您的实现中，您必须启用低频操作，以便与由于进程节点的性质无法达到每秒60兆比特的设备进行互操作。有些东西需要保持低数据速率。它们可以与这些电路互操作。”

随着时间的推移，还有其他问题需要解决。一个这样的问题是由互连的范围引起的，就像今天对中介器和桥的定义一样。“gpu消耗几百瓦，它们可以在100°C到105°C的高温下工作，”Farjadrad说。“但与它们相邻的DRAM无法在高温下工作。它必须在80°到85°的温度下工作。由于这种温度串扰，它们的工作速率受到限制。”

结论
在一个封装中组合多个芯片仍然是一种仅被一些最大的半导体公司使用的技术，但它被视为摩尔定律延续的最光明的希望之一。开拓前进道路的前沿公司必须解决许多问题，特别是如果最终目标是在供应商之间实现通用的芯片即插即用的话。

要做到这一点需要很多小步骤，因为不可能在一次冲刺中解决更大的问题。很可能会定义许多部分，其中一些基于过去已知有效的遗留解决方案，同样可能的是，这种方法将导致不是每个应用程序都最优的解决方案。

没有人能预见未来，试图预测未来往往是徒劳的。该行业在过去的基础上取得了成功的记录，尽管众所周知，许多决策在今天都是非常次优的。

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