结构、晶体管、材料的巨大变化

芯片制造商正在为架构、材料以及晶体管和互连等基本结构的根本性变化做准备。最终的结果将是更多的流程步骤，增加每个步骤的复杂性，以及全面上升的成本。

在前沿，finfet将在3nm(30埃)节点后的某个地方失去动力。仍在这些节点上工作的三家晶圆代工厂——台积电、三星和英特尔，以及行业研究机构imec——正在寻求某种形式的合作gate-all-around晶体管作为下一个晶体管结构，以获得更严格的控制栅漏。

在此之后，这种方法可能至少适用于两个以上的节点，并且可能随着的推出而进一步适用forksheet场效应晶体管，由imec开发的中间步骤。(见图1)然而，这些公司都使用不同的命名惯例、时间表和技术组合，这使得很难确定哪个公司在某个特定时刻处于技术领先地位。

图1:N和p型叉车FET对(左)和堆叠纳米片FET(右)。来源:imec

台积电业务发展高级副总裁张凯文表示:“如果你回顾一下，我们从双极器件开始，然后我们转向平面CMOS和3D finfet。”“现在我们正在转向纳米片栅极全能晶体管。但是晶体管的结构将会进化。并不是每一代或每一个节点，你都必须引入一个新的架构，因为新的晶体管或架构需要很长很长的时间。我们已经在纳米片技术上投资了10多年，以便有足够的信心将其引入2nm节点。”

晶圆代工厂将尽可能长时间地扩展现有技术，因为每一次改变都是昂贵的。除了由铸造厂开发新的制造工艺外，还需要对涉及制造设备的数百个工艺步骤进行微调。这里的关键指标是制造每个晶圆所花费的时间，这有助于成本，以及获得足够产量的时间。每个步骤都需要更改所有内容，从EDA工具(需要在每个代工厂的每个节点和半节点进行认证)到各种设备插入制造流程的确切时间。复杂芯片可以有多个插入点。这使得实际的时间表很难确定，晶圆代工厂可能不会推进下一个技术节点，直到他们用现有技术进行改进。

台积电是目前的工艺领导者，也是唯一一家处于领先地位的纯晶圆代工厂，计划迁移到2纳米GAA fet。台积电研发高级副总裁Yuh-jier Mii在最近的一次演示中表示，3nm的finfet在相同功率下将提供18%的速度提升，或在相同性能下提供34%的功耗降低。使用纳米片，速度将提高10%至15%，功耗降低25%至30%，密度增加1.1倍。他还指出，现有的设计规则将在N2兼容，这将允许IP的重用。

英特尔将遵循类似的路径，使用其版本的GAA场效应晶体管，称为RibbonFET。英特尔同样表示，它在finFET技术上还有足够的改进，可以将finFET扩展到另一个节点。

英特尔副总裁兼产品和设计生态系统实现总经理Rahul Goyal表示:“我们在当前的生产节点上提供先进的finFET。“我们也在关注下一代节点，它将在明年左右问世。然后，我们的最佳点——也就是最先进的节点，我们相信我们可以在这里实现差异化——正在与几个客户进行开发。这使我们进入2024年至2025年的时间框架，并更好地了解我们的客户需要什么以及如何实现它。我们面临的挑战是确保我们在早期阶段就与客户合作，尽可能地加速我们的学习，然后让我们的生态系统和合作伙伴为客户服务。这个生态系统非常强大，多年来变得非常有活力。在这个生态系统中有很多研发活动。”

与此同时，三星将推出3nm的GAA技术，称为多桥通道fet。该公司声称，与5nm finFET相比，该技术可以降低45%的功耗，提高23%的性能，并减少16%的面积。下一代将减少高达50%的功耗，提高30%的性能，使用面积减少35%。三星吹捧的关键改进之一是可调通道宽度，这可以降低驱动信号所需的功率。

接下来是什么?
在GAA fet之后，技术的下一个版本可能会包括堆叠GAA fet，也称为互补的场效应晶体管(CFETs)，高达50%的缩放。这一变化至少将纳米片扩展了两个节点。可以堆叠多少层可能决定了该技术的可扩展性。

“我们正在研究横向纳米线、纳米片，以及在未来几代技术中一定程度上横向纳米线和纳米片的堆叠，”该公司计算产品副总裁大卫·弗里德(David Fried)说林的研究．“每个人都喜欢调查先进设备的完整列表，并查看垂直和横向设备和堆栈，但进行任何这些更改所需的投资都非常重要，因此制造商最好确保他们在进行重大转变之前至少会获得几个节点。你尽量不要一次只做一个节点的决定。”

CFETs预计将在14埃(1.4nm)左右出现，或者任何实际的数字——在这一点上，还没有确定。cfet已经存在了十多年，被认为是纳米片和叉片fet的进化一步。对于cfet, fet和pFET导线堆叠在一线或两线配置中，提供面积和密度优势，同时仍然限制门处的电流泄漏。这种泄漏就是为什么即使设备关闭，电池也会耗尽或电力继续流动的原因。

图2:cet结构。资料来源:Coventor，一家Lam研究公司

重新思考一些基础知识
与过去不同的是，当一个流程可以在数十亿个相同设计的单元上解决时，终端用户要求针对特定应用提供更多定制化解决方案。在某些情况下，这些被设计为内部消费，例如超大规模的数据中心。这限制了行业对特定设计的学习量，而更小的体积又进一步减少了学习量。

更糟糕的是，其中一些设备被用于安全和关键任务应用。因此，除了生产数量有限之外，还需要在更长的寿命内提高可靠性。

作为回应，正在制定一些有趣的战略来处理这些问题和相关问题。例如，与其期望设计中的每个晶体管或互连都能完美工作(100%的良率)，不如能够在芯片生命周期的任何时候识别出哪些是坏的或会坏的。这里的重点是弹性。在过去，这是通过冗余实现的，一般的态度是晶体管是免费的。但是这种方法在异构设计中过于昂贵，其中一些计算元素和内存是由不同的供应商创建的。

的首席技术官Andrzej Strojwas表示:“有两个问题PDF的解决方案．“首先，你如何很早就确定一个电路不能工作?第二，如何构建一个可重构的互连?你可以使用有源电路重新配置互连。标准的做法是在制造过程结束后进行测试，然后烧掉保险丝。但如果你有内联的信息，通过电子光束扫描低水平的金属，你可以更有效地做到这一点。粒度不同。”

当索尼在2000年推出基于IBM Cell处理器的Playstation 2时，它被设计成6核，而实际上只需要5核。这种方法在当时被认为是革命性的。但是可重构性增加了对从设计到制造的理解的全新水平，包括实时分析，根据需要重新路由信号的能力，以及更精确地划分设计。

光刻技术也即将经历一次重大而昂贵的转变。EUV在推迟了大约10年之后，该公司已开始大规模生产5纳米工艺。在3nm和2nm工艺上，如果ASML(尖端光刻设备的唯一供应商)不能够推出高数值孔径EUV(高na EUV)，并且价格合理，则需要再次采用多图版工艺。High-NA EUV孔径为0.55，而EUV为0.33，并且它使用变形透镜能够正确地打印晶圆边缘的特征。但并非所有金属层都需要高na EUV，这意味着它可能会作为点工具集成到制造流程中，而不是一刀切。

另一个正在获得关注的战略是设计技术协同优化，它将前端设计与制造联系得比过去紧密得多。DTCO已经存在多年了，但它只在最先进的节点上得到了使用。

“在平面CMOS时代，设计师和技术人员可以预测节点将如何扩展，”里卡多·博尔赫斯(Ricardo Borges)说Synopsys对此的定制设计和制造集团。“随着finfet的引入，这种直觉变得不那么可信，finfet在混合中引入了一些新东西，使得预测节点的特征更加困难。今天，有更多种类和更多数量的体系结构需要探索。例如，在短期内，我们将看到全面门技术的早期发布。除此之外，还有其他类型的GAA架构和更多的材料需要评估。在某种程度上，硅可能会被其他材料取代。我们已经看到像钌和钼这样的新金属被认为是铜的替代品，因为它们的电阻率更低。然后有一些结构，imec称之为缩放助推器，这可能是一种新的过程技术，可以减少模式方法的可变性。”

还有一种方法是根本不扩展到最高级的节点。联华电子(UMC)和GlobalFoundries等晶圆代工厂正在成熟节点上进行大量投资，这些节点上正在使用替代方法来促进PPA。GlobalFoundries负责技术、工程和质量的高级副总裁格雷格·巴特利特(Gregg Bartlett)表示，目前使用的80%的芯片都是在成熟节点上制造的，他预计随着先进封装、混合键合、芯片和更多领域特定设计的发展，这一数字将会增加。

然而，这并没有降低成熟节点的设计复杂性。巴特利特说:“我们从材料开始，然后设计芯片，而不是从终端市场开始，弄清楚他们想用设计做什么，以及什么材料可以映射到芯片中。”SOITEC有27种不同的SOI(绝缘体上的硅)材料，不同的盒子厚度、不同的硅厚度和不同的晶体取向。理解为什么一种基板比另一种基板好是非常重要的考虑因素。这并不是因为材料的性质。这是因为当它被整合到系统层面的性能中时，你就会明白这是如何转化的。”

不同的选项
令人惊讶的是，所有工艺节点上都有大量的研发，而不仅仅是在前沿，随着美国《芯片与科学法案》(CHIPS and Science Act)和欧洲《芯片法案》(European CHIPS Act)的通过，这种研究很可能会爆发，这两项法案将为各种相关领域的研究注入总计超过1000亿美元的资金。

这包括用于多芯片和多模块/包通信的硅光子学，它已广泛用于数据中心内部，将服务器连接到存储。它的使用距离将越来越短。光的速度非常快，传输信号所需的能量非常少，而且它产生的热量也非常少。但它也需要监测热波动，这可能会将信号推到滤波器的范围之外，并检查波导中的任何粗糙度，这将影响信号。与电子不同，光子不喜欢角落，这是将光子学构建到芯片中的挑战之一。

巴特利特说:“对我们来说，我们希望能够模拟两种设备以某种形状或时尚装在一起，并能够模拟和模拟两者的组合。”“EDA的人在后台工作做得很好。我们刚刚在45CLO平台上与EDA供应商之一(C, L和O是不同的波长波段，每个波段都有不同的损耗)发布了公告，因为现在您正在尝试做电光。这些领域处于行业前沿，我们正努力为客户提供正确的设计工具。”

专业代工产品也在蓬勃发展。“强劲的晶圆需求使我们的晶圆厂保持满负荷运转，并高于我们整体收入的平均混合定价，”他说联华电子总裁Jason Wang在最近的收益电话会议上说。“SoC技术，如非易失性内存、电源管理、RF-SOI和OLED显示驱动程序，是5G、AIoT和汽车领域的必要应用。我们专注于专业技术的战略已经取得了成功——现在它贡献了我们晶圆营收的一半以上。”

王指出，汽车的持续电气化也是未来增长的催化剂。

其他选项
也许最大的变化是包装选择和小芯片的方式。有许多方法可以将不同的部件组合在一起，包括在最先进的节点上开发的数字逻辑与其他逻辑、模拟以及在成熟节点上开发的各种类型的存储器的混合。事实上，随着设计变得越来越异构，并且针对特定的应用程序和用例进行定制，越来越需要为它们添加更大的灵活性。

“我们交谈过的一个客户有一个非常复杂的中断控制器，”Andy Jaros说，该公司销售、营销和解决方案架构副总裁Flex Logix．“他们需要预测客户想要启动芯片的所有不同排列，包括连接哪些外设或让哪些外设可用于外部世界，他们试图在软件控制下做到这一点。他们发现，无论如何配置或者中断控制器有多复杂，都不支持中断控制器。这就是嵌入式FPGA发挥作用的地方。您可以有一个更简单的中断控制器，并且该中断控制器是针对每个客户专门设计的。所以现在你不需要预测每一个潜在的启动情况或启动顺序或组合变化。基本上，当客户需要它时，您生成一些新的RTL，并将其放入客户的测序要求中。”

混合和匹配各种组件和过程也会产生一些意想不到的结果。考虑混合键合，它提供了一种比焊接更直接的方式连接不同的组件。

“由于焊料的温度过程缓慢，这限制了他们想要做的许多下游应用，”晶圆级加工事业部执行董事Kim Yess说布鲁尔科学．“我们也看到客户在进行焊接球集成时，出现了严重的变形或破裂，因此他们现在正在考虑混合焊。这将比真正的异构集成更快。”

铜-铜杂化键是最先进的，但目前正在进行使用介电键的工作。布鲁尔科学公司的科学家白东顺说:“我们正在与聚合物电介质并行工作，来做同样的事情。”“它仍处于早期开发阶段。”

混合键合的另一个优点是它减少了键合中的应力点，这可能会导致焊料球开裂，特别是在角落。白说:“我们已经听说了一些重大挑战，比如横向对齐。”“如果对齐小于2微米，他们可能会有一些问题。如果微碰撞连接变得更小，稳定性就会成为问题。”

未来
与过去不同的是，整个芯片行业都在向下一个工艺节点同步前进，现在有许多可能的途径正在考虑之中。在现有的节点上有工作可以更精确地在晶圆上打印特征曲线掩模形状．“今天，如果你想在晶圆上可靠地绘制某个形状，我们会非常积极地操纵掩模上的形状，”东芝的首席执行官Aki Fujimura说d2．“通常情况下，掩模上的形状与晶圆上的预期形状完全不同。”

这就是曲线面具适用的地方。藤村说:“每个技术节点都越来越难，即使是EUV，也很难在制造过程中使晶圆形状尽可能统一。”“近二十年来，人们已经证实，在口罩上使用曲线形状可以达到最佳的均匀性。这就是多波束掩模写入器的用武之地。现在大多数前沿掩模都是用多波束掩模写入器编写的，因此可以制造出曲线形状。在使用可变形状光束(VSB)技术的上一代中，曲线掩模形状是不现实的。”

如果这还不够，还有涉及碳纳米管fet二维材料的开发工作正在进行中，这是所有领先的代工厂的雷达。这些结构是否真的能应用于主流应用、特殊芯片，或者根本就不能实现，还有待观察。虽然使用奇异材料对不同晶体管结构的研究仍在继续，但领先的晶圆代工厂正在寻找架构和先进的封装作为可能的前进道路，无论是否有osat的帮助。

可以肯定的是，竞争正在升温，而不是消退，竞争的焦点是快速“大规模定制”半导体，以尽可能低的成本，最大的可靠性。现在的问题是哪条路是最好的前进道路，这还有待证明。

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