设备互操作性使多模系统市场成为可能。
半导体行业正在向多晶片系统进行重大战略转变。几个趋同的趋势推动了这一转变:
多模系统正在推动标准化模对模互连的需求。几个行业联盟共同定义了这样的标准，如图1所示。
图1:一些组织已经定义和开发了模对模互连的标准。
本文将进一步研究UCIe规范及其主要优点。
UCIe是一个全面的规范，可以立即作为新设计的基础，同时为未来的规范演变创造了坚实的基础。
与其他规范相反，UCIe定义了一个完整的模对模互连堆栈，确保兼容设备的互操作性，这是实现多模系统市场的强制性要求。
从一开始，UCIe就整合了支持多个当前和趋势用例的特性。UCIe支持目前所需的数据速率，从8Gbps/pin到16Gbps/pin。UCIe还有望支持高达32Gbps/pin的灵活数据速率，这将是未来高带宽网络和数据中心应用的需求。
UCIe以两种方式支持所有类型的包技术:
这两个选项共享相同的体系结构和协议。唯一的区别是bump map和PHY组织。这种差异意味着无论为特定SoC选择何种封装类型，系统架构、系统验证和软件开发都可以重用。
UCIe支持数据中心中新颖的资源聚合(或池化)架构，无论是在刀片中使用灵活的PCIe/CXL IO芯片，还是在机架到机架中使用支持UCIe的光IO芯片。
最重要的是，UCIe通过利用流(用户定义的)协议来支持计算扩展，从而在同一包中多个服务器(或AI)芯片的片上网络(noc)之间创建低延迟连接。
如图2所示，UCIe规范分为三个堆栈层:物理层、模对模适配器层和协议层。
图2:UCIe规范分层。
UCIe接口采用时钟转发和单端低压DDR信令，提高电源效率。电源干扰可以通过在PHY级置乱数据来减少。与其他技术(如DBI)相反，数据置乱不会影响带宽效率。
由于时钟转发与数据并行，接收器数据恢复大大简化，从而节省额外的功率和延迟。图3显示了UCIe PHY体系结构的框图。
图3:UCIe PHY体系结构框图。
UCIe将模块定义为最小的接口单元。每个模块包括一个主带“总线”，高达64传输和接收IOs高级包(或16标准包)，时钟转发IOs，有效(帧)，和跟踪IOs。还实现了一个边带“总线”，如图4所示。
图4:UCIe模块实现了一个主带和一个边带总线。
为了减少在高级封装装配中由于upbump质量造成的良率损失，UCIe提供了一种测试和修复机制，该机制依赖于6个冗余引脚(用于TX和RX数据、时钟、有效和跟踪)和2个冗余引脚(用于边带TX和RX)。
UCIe没有实现标准封装的引脚冗余，因为C4(或CuPillar)碰撞良率和完整装配过程良率非常高。对于这些包，UCIe支持“降级”操作模式，在这种模式下，如果在另一半模块上检测到故障，则只有一半模块是活动的。
测试和修复过程在链路初始化时实现。PHY测试每个模具连接，以确定是否有任何故障。在故障的情况下，相应的信号被重新路由到冗余引脚如图5所示。
图5:物理层测试每个模具连接，以确定故障并将信号重新路由到冗余引脚。
表1显示了用于高级包装和标准包装的UCIe规范之间的主要区别。
表1:高级包装与标准包装的不同UCIe PHY特性。
正如前面讨论的那样，这种差异只在电气级别上是明显的，不会影响上层协议层。这种差异来自于标准封装(110µ)与高级封装(45µ)相比所需的最小凸距明显更粗，以及需要在标准封装中支持更长的通道到达以增加灵活性。
模对模适配器层是将任何协议连接到UCIe PHY层的中间层。Die-to-Die适配器层管理链接本身。在链路初始化时，它等待PHY完成链路初始化，包括校准、测试和修复，此时它开始发现两个芯片功能。它将同意使用哪个协议(在实现多个协议的情况下)来将任务模式活动移交给协议层。
Die-to-Die适配器层和协议层之间的接口，称为FLIT-aware Die-to-Die interface (FDI)，是一个基于flit的接口。为适应不同协议，支持多种FLIT模式:
UCIe还为CXL和PCI Express协议定义了原始模式。当UCIe流量通过光链路时，这些模式用于重计时器应用程序。当处于重计时器模式时，延迟和错误率不是由UCIe链路本身定义的，并且假定协议层将负责所有的错误纠正机制，包括CRC、重试和可能的FEC。Die-to-Die适配器层不将CRC代码添加到协议FLIT中，也不检查错误或在接收端应用重试机制。
UCIe映射常见协议，如PCI Express和CXL，使开发人员能够利用之前在软件堆栈方面的工作，并使用多芯片架构简化包内集成的采用。UCIe希望在未来的版本中实现其他协议映射的标准化。
UCIe还支持通过流模式映射其他协议。例如，两个计算模上的NoC结构之间的低延迟连接可以通过CXS或AXI桥接到流模式的FDI接口来支持。其他用户定义的协议可以以同样的方式实现，利用物理层和Die-to-Die适配器层链路管理特性。
当实现一个UCIe互连时，架构师可以选择支持一个或多个这样的协议。实现多个协议增强了模具在不同用例中的适用性，这在开放的多模具系统市场中是一个真正的优势。Die-to-Die适配器层负责发现和选择在给定的互连中使用哪种协议。
UCIe规范为多芯片系统设计人员带来了非常有竞争力的性能优势，包括高能效(pJ/b)，高边缘使用效率(Tbps/mm)和低延迟(ns)，支持最流行的IO协议以及任何用户定义的协议，兼容从有机衬底到高级硅中间体的所有类型的封装技术，并涵盖接口的所有关键方面(初始化，边带，协议，测试和修复，纠错等)。
UCIe的优势使其成为一种非常引人注目的技术，可以通过确保互操作性来简化通往真正开放的多芯片系统生态系统的道路。
UCIe推动者概述了一个引人注目的路线图，以支持行业的新用例和需求。推动者希望UCIe能够支持更高的数据速率和新协议、3D封装以及多模系统设计的其他方面，如外形因素、安全性、可测试性等。
以下是关于综合多模系统解决方案的更多信息，使设计人员更容易过渡到多模系统架构:
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