标准化芯片互连

芯片行业在标准化芯片基础设施方面正在取得进展，为更快、更可预测地集成来自不同供应商的不同功能和特性奠定了基础。

从一系列小型、高度专业化的芯片中进行选择的能力，以及针对特定应用和用例混合和匹配它们的能力，已经出现了十多年。但在2016年《国际半导体技术路线图》结束后，将硬IP集成到包中的想法才真正开始获得支持。从那时起，芯片制造商一直在寻找各种不同的选择来补充缩放，在22纳米以下的每个新节点上，缩放成本变得越来越昂贵。

Chiplets已经成为一种扩展摩尔定律的方式，或者完全避开它，这取决于应用。不管怎样，最近推出的通用芯片互连快速规范(Universal Chiplet Interconnect Express, UCIe) 1.0是一种启用技术，它提供了一种标准方法来将这些有限的功能/特性芯片连接到半定制的包中。

UCIe采用了类似于PCIe (Peripheral Component Interconnect Express)的方法，PCIe是一种用于pcb的标准化接口，使供应商能够混合和匹配各种设备以实现图形、内存和存储等功能。UCIe将这一技术提升到了模对模互连的水平，它得到了诸如AMD、Arm、ASE、谷歌、英特尔、Meta、微软、高通、三星和台积电等行业巨头的支持。

最终目标是为小芯片创建一个大型生态系统或市场，这些小芯片可以使用预先特征化的现成组件快速组装。从制造的角度来看，芯片提供了更快的屈服时间，因为它们在物理上比soc更小。困难的部分是将设备集成到一个由多个供应商开发的包中，其结果是可预测的。这就是UCIe发挥关键作用的地方。

“像UCIe这样的标准化互连协议可以作为芯片技术强大生态系统的关键推动者，”高通IC验证部门的验证IP产品经理Gordon Allan说西门子EDA．“反过来，除了分解带来的固有模具产量优势外，这种生态系统还可以提高生产率和更快的上市时间。虽然UCIe本身并不能提高模具产量，但由于芯片尺寸更小，因此有机会提高产量，并且有机会在理想的节点上实现其功能。”

UCIe好处
芯片将应用于各种细分市场，从高性能计算到物联网、5G、汽车、医疗成像、边缘计算、人工智能和移动设备。在所有这些市场中，芯片制造商都面临着提供更高性能和更特定领域解决方案的压力，但与此同时，许多这些设备的生产规模将远远小于智能手机或服务器。

这就是像乐高一样的芯片方法适合的地方，而UCIe是这一策略的核心元素。与PCIe相比，UCIe标准封装的海岸线带宽(线性)为28至224，高级封装的海岸线带宽为165至1317 GB/s/mm，提高了20至100以上。PCIe的时延大约为20ns。在小于2ns (Tx + Rx)的情况下，UCIe提供了10倍的改进。电源效率为0.5 pJ/b(标准封装)和0.25 pJ/b(高级封装)，提高了10倍以上。这一点意义重大。更高的电源效率转化为更低的热量产生，最终提高半导体的可靠性。

英特尔、台积电和三星这三家晶圆代工厂目前都在研究3nm制程技术，英特尔的路线图则是将2nm以下的工艺延伸到埃领域。但在这些节点上开发芯片需要在良率学习和散热方面面临重大挑战，以及新的晶体管类型、新材料以及高na EUV光刻技术。通过限制在这些高级节点上开发的东西，并将加速器和内存等其他组件打包成单独的芯片，产量和上市时间都得到了改善。

UCIe是这个方向上的一个重要发展，第一个版本同时解决了2D和2.5D过程。UCIe 3D工艺也在研究中，有望进一步简化芯片连接，缓解目前的一些制造问题。

图1:UCIe将使设计人员能够在未来的半导体开发中将处理器、存储器、控制器、RF和I/O等功能块分离成芯片。资料来源:UCIe联盟

典型的SoC包包括多功能模块，如处理器、协处理器、加速器、内存以及其他控制器和I/O功能。芯片方法将这些功能块分离成更小的芯片。UCIe没有制造一个包含所有这些多功能块的大型单片芯片，而是为制造商提供了一种方法，可以分别构建处理器和I/O芯片，然后再将这些功能块(芯片)连接起来。

如果任何一个芯片在制造过程中遇到问题，它们可以被丢弃，用其他芯片替换，但封装中的其余组件将保持不变。这种方法提高了生产效率，缩短了上市时间，并节省了成本。随着商用芯片的开发，它还可能提供更多的选择，使芯片制造商能够制造出客户所需的产品。这些芯片也可以多次重用，比如在内存的情况下，或者可以为特定的应用程序定制它们。

对于今天的无晶圆厂设计，内存块可以重复使用，但设计师仍然必须通过相同的设计步骤将其集成到单片芯片或芯片中高级包．通过标准化的接口，可以加速这一过程。

“对于铸造厂来说，多模具设计可能意味着更多的模具胶带，”米克波斯纳说，高级总监产品营销Synopsys对此．“代工厂也可能试图通过提供一些现成的模具来促进多模具业务，这些模具可以类似于它们已经用于关键IP块的方式。这可能会让晶圆代工厂更好地利用‘旧’节点的产能，即使是非常先进的设计。”

然而，这不是一项微不足道的工作。波斯纳说:“为了实现这一目标，所有相关节点上都必须有die-to-die接口。”“无晶圆厂芯片设计师将能够专注于他们的差异化因素，并依赖于其他‘通用’功能的芯片封装，就像他们今天对IP所做的那样。芯片制造商可以通过提供更多可扩展的解决方案，并以芯片的形式提供可组合的产品，让其他人以乐高的方式组装他们的秘密武器(例如加速器，gpu等)来扩大他们的市场。IP供应商可以根据许可证使用、版税和/或硬件数量的基础，选择以加固或已知的良好模式提供专门的IP子系统，并采用新的商业模式，来扩展生态系统。”

其他人也指出了类似的好处。“基于芯片的处理器以提高性能和降低成本的需求是显而易见的，”该公司产品管理高级总监Jeff Defilippi表示手臂的基础设施业务线。“但直到最近，在如何利用芯片架构的好处方面，除了特定于供应商的实现之外，几乎没有一致的意见。UCIe技术定义了一个开放的行业标准，用于在包级建立无处不在的互连，解决客户对更可定制的包级集成的要求。它结合了来自可互操作的多供应商生态系统的一流的模对模互连和协议，并从头开始进行架构和指定，以交付最佳kpi，同时满足广泛采用标准。这使得终端用户能够混合和匹配来自多供应商生态系统的芯片组件，用于SoC构建。”

小芯片还解决了芯片设计中的另一个棘手问题。随着越来越多的功能被添加到芯片中，包括AI/ML，芯片的物理尺寸不断增长。但它们在制造过程中受到了十字线尺寸的限制，十字线的大小决定了晶圆表面面积的大小，可以用单个掩模毫无误差地曝光。目前，极限在800到850mm²之间，这是当今光刻设备所能达到的极限。在此范围内，设计人员可以选择生产许多简单的芯片，或更少的复杂芯片，例如那些结合了处理器、协处理器、内存和I/O的芯片。

UCIe改变了这一公式，使芯片设计人员能够为特定应用开发定制(定制)解决方案，以更少的努力，更短的交货时间和更好的产量。例如，一个需要射频调制解调器，但只需要两个内存块的通信芯片，将能够将3nm处理器与28nm射频连接，再加上两个内存块和其他I/O。使用UCIe来连接这些块给设计者提供了更高程度的灵活性。

图2:半导体开发成本随着晶圆尺寸的减小而增加。UCIe的制造过程可能会减缓增长速度。资料来源:UCIe联盟

第一步
UCIe 1.0是第一个支持基于PCI Express (PCIe)的die-to-die I/O物理层、die-to-die协议和软件堆栈的开放行业标准计算快通(CXL)行业标准。它包括业界领先的kpi、调试支持和遵从性考虑因素。目标是确保芯片组相互连接和互操作。UCIe未来的目标包括增加额外的协议，定义先进的芯片形状因子和管理。

Synopsys产品营销高级总监Shekhar Kapoor表示:“UCIe是一个全面的规范，旨在围绕多芯片SoC设计推动一个连贯的生态系统。“UCIe联盟已经发布了一个模对模接口规范，它比其他选项更广泛，涵盖了完整的协议栈以及物理层。因此它可以解决最相关的多芯片SoC用例。相比之下，其他标准的努力主要集中在接口的物理层方面。除了完整性之外，UCIe规范还提出了令人信服的性能指标，如边缘效率、电源效率和延迟。UCIe还定义了一个连贯的路线图，以符合行业预期的未来需求，包括通过一组定义明确的定义来关注互操作性方面，以避免歧义。”

从长远来看，Marvell、Intel和AMD已经在几代芯片中使用了芯片芯片的方法，这使他们比竞争对手具有固有的优势。但随着业界其他厂商开始采用这种乐高积木方法，它为所有芯片制造商提供了类似的定制能力。

“标准化定义的采用，以及UCIe成员承诺在商用芯片中使用的标准化芯片I/O接口的发布，应该会拓宽和简化芯片技术的采用，”西门子的Allan说。这可能包括参考包、遵从性文档和开放支持。其结果是，任何希望使用商业芯片的人都可以很容易地做到这一点，就像今天的设计师可以在他们的设计中使用和集成HBM存储器一样。从稳定性的角度来看，UCIe将受益于PCIe和CXL的基础，它们正在市场上得到广泛采用。这预示着未来UCIe解决方案的稳定性。此外，安全性有望成为芯片采用的一个积极因素，因为将功能放在芯片上可以使其更加安全，现在在芯片中可能是芯片外的。UCIe所基于的底层PCIe/CXL协议具有强大的安全实现(IDE)，这可以为采用芯片的人提供安全保证。”

图3:半导体、封装、IP供应商、晶圆代工厂和云服务提供商的领导者正在联合起来，推动一个新的开放芯片标准。资料来源:UCIe联盟

未来发展与挑战
总体而言，半导体行业对新标准充满热情。但这只是起点。下一步是建立一个具有良好特征并在硅中得到验证的芯片生态系统。

公司信号完整性产品工程架构师Ken Willis表示:“对于插入芯片设计，目前有详细的物理实现工具，以及详细的后布局提取和信号完整性、电源完整性和热模拟工具节奏．“仍然需要的关键功能是为早期可行性和权衡分析提供一个有利的设计前分析环境，以帮助制定关于实施的架构和系统级决策。这将需要访问合格的芯片分析模型库，代表性的插入体互连库，以及跨插入体/包/板快速‘虚拟原型’潜在实现方法的能力，以实现多学科分析。”

未来还有更多工作要做。西门子EDA嵌入式板系统部门产品经理Keith Felton表示:“UCIe倡导者已经明确定义了他们的重点领域，其中包括具有行业领先kpi的模对模I/O，用于近期批量连接的CXL/PCIe，以及确保互操作性和演进的明确定义的规范。”“展望未来，UCIe应该与其他专注于实现芯片商业化和使用的行业联盟密切合作，例如作为开放计算项目ODSA/CDX业务工作组一部分的芯片设计交流(CDX)项目。”

UCIe是重要的第一步。Arm的Defilippi表示:“一个完整的接口解决方案包含很多不同的元素，包括协议、PHY、安全、管理、调试和外形因素。”“业界一直在以定制的方式解决这些问题，现在UCIe将面临这些元素标准化的挑战。”

尽管如此，在业界重量级人物的支持下，UCIe规范1.0正在获得动力。新兴的开放行业标准提供了更好的性能、低功耗和更高的良率。此外，专注于3d的计划有望促进整个半导体生态系统的增长。

“目前，UCIe规范1.0涉及2D和2.5D流程，”英特尔高级研究员、I/O技术首席架构师、UCIe标准推广成员Debendra Das Sharma说。“我们希望在未来的游戏中加入3D元素。UCIe通过定义通用标准接口来提高性能和电源效率，这将有利于整个芯片生态系统。IP开发商和芯片制造商，包括那些制造处理器、内存、协处理器、加速器、控制器和不同类型I/O的制造商，现在都可以参与进来。他们将共同加速未来的半导体创新。”

资源
通用芯片互连快车(UCIe):构建开放的芯片生态系统
小纸片:知识中心
为小纸片铺平道路
Chiplets:当前状态