BPD提高了性能，但需要晶圆键合，衬底变薄，可能还需要新的互连金属。
实现3nm以下工艺的关键技术之一是在芯片背面传输功率。这种新方法增强了信号完整性，减少了路由拥塞，但它也带来了一些新的挑战，目前还没有简单的解决方案。
后端电源传输(BPD)消除了晶圆正面信号线和电源线之间共享互连资源的需要。相反，顾名思义，功率被移到晶圆的后面，因此只有信号通过正面互连传输。英特尔、三星和台积电都宣布计划在2纳米节点左右以某种形式实现BPD。
除了缓解RC瓶颈之外，BPD还可以节省成本。英特尔高级副总裁兼逻辑技术开发联合总经理Sanjay Natarajan表示:“后端电源传输无需从较低的前端互连中获取电源传输轨道。“然后，英特尔可以选择在晶体管密度缩放的同时，在互连扩展方面不那么激进。这使得底层金属图案不那么复杂，最终也不那么昂贵。”
图1:传统逻辑设备(左)与PowerVia后配电网络的互连电平(右)。来源:英特尔
它还允许这些不同的金属层被优化制造-作为Vdd和Vss的更宽的线，和更细的线来携带信号。尽管如此，后端电源网络带来了大量的晶圆处理挑战——特别是因为这种变化可能发生在设备制造商从finfet转换到纳米片晶体管的同一节点上。
例如，英特尔将在其20A (2nm)节点上引入RibbonFET和PowerVia，“围绕PowerVia的第一个关键挑战是在不影响性能的情况下，在下一代RibbonFET晶体管的狭小空间内形成电接触特征。其次是减少背面硅，以可重复和可控的方式提供尽可能直接和低电阻的连接。”
由于BPD方法非常新颖，业界正在权衡不同架构的利弊。
图2:随着晶圆加工复杂度的提高，BPD方案提供了不同的扩展效益。资料来源:应用材料
桶的方案
理想的电力输送网络在任何活动期间向IC上的有源电路提供恒定、稳定的电源电压。“关键参数是PDN在所有互连路径上的直流电阻，从IC的电源引脚到电路中的晶体管。”[1]
图2显示了三种后台电力输送网络的实现。应用材料公司总经理Mehul Naik说:“第一种方法是，逻辑单元保留一个电源轨道，后面的配电网络通过一个纳米TSV连接到电源轨道上。”“在第二种方法中，逻辑单元中没有电源轨道。相反，一个电源通道直接将电源从背面网络传输到电池或晶体管接点。这种方法更复杂，但它提高了电源效率并增加了电池面积的缩放。在第三种方法中，来自后台网络的电源直接连接到每个晶体管的源极和漏极。”
Imec是最早开发后置电力输送方法的公司之一，它利用了所谓的地下电力轨道(BPRs)。“如果我们做后面的电力输送网络，以及地下电力轨道，从源/漏区域，从M0到BPR都有一个通道。所以我们让tsv穿过硅，降落在地下动力轨上，但地下动力轨是在晶体管制造之前制造的。它位于栅极形成之前和源/漏epi完成之前的纳米片鳍之间，”imec高级研究员、研发副总裁兼3D系统集成项目主任Eric Beyne解释道。“这就是为什么铜永远不会被用于这一领域的原因之一。它必须经过所有的前端处理，所以它必须是兼容的，比如钨、钼，或者钌。”
将这些技术构建到生产流程中本身就是一个挑战。贝恩说:“这些动力导轨是在制造过程的某个时刻制造的，这时你已经确定了鳍片或板片，这些鳍片之间的空间是最大的，因为一旦你沉积了闸门和金属，鳍片就会变厚，两个相邻鳍片之间的空间就会非常窄。”“所以你必须用更小的特征尺寸使通道非常深。”
他指出，通往后部动力轨道的短通道可以位于BPR沿线的狭窄空间，提供了良好的性能优势。
BPR平行于翅片方向运行，部分埋在浅沟槽隔离层中，部分埋在硅衬底中。这与M0或M1中有电力轨的传统电网不同，它可以降低标准单元的高度。
Natarajan说:“英特尔的PowerVia提供了更直接、单一功能的后端电源传输网络和传统电源接点之间的连接，我们相信与imec方法相比，它可以实现更低的电阻。”
图3:功率输送网络设计余量允许10% IR降。更高的级别会威胁到设备性能。资料来源:应用材料
图4:通过移动动力轨，标准电池面积可缩放20%至30%。资料来源:应用材料
为什么是背后的力量，为什么是现在?
在现代SoC中，电子必须通过15层或更多的互连线和通孔，才能将电力和数据传输到数十亿个晶体管，因此，对向晶体管传输功率的方式进行这种重大改变的原因与电压(IR)惩罚有关。电源效率可以达到90%的规格限制，或者芯片的稳压器和晶体管之间的电压(IR)损失为10%(见图3)。
在后面的电源传输中，电源轨道被移到逻辑单元的外部，从而实现了逻辑密度的提高，应用材料公司估计这相当于两代光刻缩放(见图4)。由于电源直接从晶体管下面传输，红外衰减大大降低。
Arm和imec进行的模拟和制造研究确定，如果纳米tsv彼此之间的距离小于2微米，则后端电源传输的效率可以达到前端电源传输网络的7倍。[２]
但要使BPD在量产晶圆厂成为现实，必须实现几个工艺和材料上的改变。“为了更好地利用区域和提高性能，后置电力输送(BPD)网络是一个有吸引力的选择。为了实现它，持续的工艺和工具进步不仅在薄膜、蚀刻、光刻和湿法上是必要的，而且在晶圆键合和薄化技术上也是必要的，”东芝公司创新事业部器件技术副总裁Tomonari Yamamoto说电话事实上，一些低电阻金属正在被评估为替代铜的潜在候选者，这将是必要的BEOL互连cd钻研到15nm以下。
图5:背后的电力输送网络流程需要在50nm SiGe层上进行极端的晶圆减薄到<500nm，并带有350nm硅外延盖。钌埋地电源轨的电阻比钨轨低40%。晶圆-晶圆键合依次为薄化、CMP、干湿蚀刻、TSV和M1形成。来源:imec
埋了电力轨和BPD
imec工艺流程(见图5)首先是SiGe的外延生长，然后是硅帽层。高Ge浓度(25%)使薄膜对CMP停止有更大的选择性。长埋的电力轨道然后蚀刻在STI和延伸到硅。Imec比较了钨和钌CVD薄膜，后者的电阻降低了40%。然后使用SiCN-SiCN电介质键合将晶圆永久地键合到载流子晶圆上。然后对晶圆进行后磨和CMP，再进行干蚀和湿蚀。SiGe通过化学蚀刻去除。
晶圆键合过程必须仔细执行，以尽量减少扭曲，这将干扰后续的模式步骤。贝恩说:“当你进行粘合时，粘合后的图案有很大可能会扭曲，而背面的图案必须纠正这些扭曲。”“这可能并不多，但即使在1ppm的结垢，甚至不到1°C的温度下，硅也会膨胀，最终可能会在晶圆边缘产生150nm的错位。”
接下来，纳米tsv工艺从氧化物沉积(LPCVD)开始，然后是自对准DUV图版。使用先进的光刻校正方法，x和y方向上的100nm覆盖减少到10nm。博世蚀刻工具创建高AR纳米tsv，降落在BPR氧化物和STI上。接下来，在纳米tsv内部沉积PECVD氧化物，然后对BPR进行溅射蚀刻，使纳米tsv与BPRs之间具有良好的接触。TiN ALD之后是W CVD和W CMP。然后大马士革铜形成背面金属(见图6)。
图6被动测试结构透射电镜截面显示，90nm纳米tsv落在埋在地下的电力轨道上的铜背面。来源:imec
Beyne说，其他困难的挑战包括背面图案和精确排列电源轨道和标准电池尺寸。在EUV光刻技术中，最先进的叠加公差约为3nm，而在晶圆背面，由于晶圆键合相关的失真问题，叠加公差范围为~20nm。
他说:“当然，你会遇到互连处理的所有常见挑战，创造高纵横比尺寸，沉积薄衬垫和无空隙的屏障等。”
重要的是，如果晶体管首先被加工，就像今天所有晶圆厂所发生的那样，那么新的互连金属就不一定要在2nm节点上采用。事实上，英特尔的PowerVia似乎就能做到这一点。Natarajan表示:“我们设计的PowerVia工艺既兼容传统的前端触点金属(包括钨)，也兼容先进的金属工艺，以获得PowerVia的最佳性能。”
Naik将后台电力输送网络描述为一种设计-技术协同优化(DTCO)形式，其中设计和工艺创新提供了系统级的效益。他强调了在构建背面纳米tsv时存在的热约束。
Naik说:“我们需要设计晶体管电源的背面触点，使其具有尽可能低的电阻。”“这通常需要高温外延和退火工艺。然而，由于背面触点是与正面晶体管和互连装置一起制造的，它们将在高温下退化。为了解决这一问题，应用材料公司正在开发一种低温解决方案，该解决方案在高真空中结合了多达7个步骤，包括预清洁室、选择性硅化物沉积、ALD或PVD衬垫沉积以及新型金属填充。共同优化的CMP步骤留下了完美均匀的背面接触层，我们可以在其上构建铜背面配电网络。”
提供能将晶体管与电源网络充分隔离的沉积薄膜，以及接近晶体管有源区域的蚀刻步骤，将需要精确的工程设计。“在蚀刻技术中，无论哪种工艺流程，你都需要高各向异性、无缺陷和无损伤的结果，”at计算产品副总裁David Fried说林的研究．“在沉积过程中，这完全取决于你试图沉积的材料参数。你需要的是低缺陷、高产量和设计这些材料的能力。”
一旦公司确实过渡到后台电力输送网络，重要的是该方法也可扩展到下一个流程节点。“我们的标准电池间距是105nm，如果你将nanoTSV连接到每一个地下电源轨道上，每210nm就有一个连接，所以线路和间距为200nm。这与标准电池是分离的，所以如果你把它放大到80nm，它仍然可以工作，在这种情况下，你不必在背面做EUV光刻。”
减少RC延迟的下一步步骤
自22nm器件时代以来，随着晶体管不断缩放，BEOL RC延迟在总器件延迟中占了更大的比例。对于铜大马士革方法，无空隙铜填充越来越具有挑战性，需要改进超薄润湿和盖层CVD工艺。
“对于铜，我们可以降低到200nm左右，但你需要一个铜种子层进行电镀。对于纳米tsv，使用ALD和CVD材料时，钨和其他金属在高纵横比结构中可以更好地伸缩，但对于钨，仍然需要TiN屏障金属。在某种程度上，你比大块金属有更多的屏障，比如在30nm尺寸上，”Beyne说。“钼对某些TSV应用非常有吸引力，因为它是ALD，可以直接沉积在表面。我想说钨是当今最常见的材料。改进的选择包括钌和钼，但它们仍处于研究阶段。”
TEL的Yamamoto也有类似的观点。“钌是一种候选材料，因为它对散射不太敏感，不需要厚的阻挡金属，只需要一个厚度小于1nm的附着层。”他补充说，大马士革流倾向于提供2的纵横比，而减法蚀刻方案可以实现更高的纵横比，这将降低电阻，而电容的增加可以控制，例如，通过用气隙取代低k薄膜。
结论
优化后端网络的互连性能与前端网络的互连性能有些相似——确保后端金属的低电阻和长期可靠性。然而，Natarajan指出，通过分离背面金属堆栈的电源路由和正面金属堆栈的信号路由，工程师可以自由地独立优化电阻和电容。公司还可以根据性能需求做出不同的架构选择，例如双大马士革工艺和减法工艺(金属沉积和蚀刻)。
领先的器件制造商将在2nm设计中集成后端电源传输，确保更清洁的电源传输，并打破RC瓶颈。沉积、蚀刻、CMP、键合、晶圆减薄和DTCO技术的进步将影响这一拐点。
参考文献
|
|
|
|
|
|
|
|
|
|
|
|
留下回复