扇出包装越来越有竞争力

扇出晶圆级封装(佛巨头)是行业从晶体管扩展到系统扩展和集成的关键推动者。该设计通过再分配层而不是基板进行芯片互连。与倒装芯片球栅阵列(FCBGA)或线键合相比，它具有更低的热阻，更薄的封装，并可能降低成本。

然而，如果希望通过消除基板来降低成本，现实是缺乏基板可能会导致模具移位和翘曲，从而降低节省的成本。工程师们正在通过改进光刻、取放和成型操作(热压或激光粘合)来解决模具移位问题。

“对于一个或两个芯片来说，这是一项伟大的技术，”英特尔IC封装产品管理总监John Park说Cadence设计系统．“但一旦你有了半打chiplets或者更多，限制因素是移模。显然，你有越多的骰子，每个骰子都会稍微移动一到两度，然后你把六个骰子放在一起，就再也没有联系了。”

然而，诸如封装衬底的长交货时间等问题正在加速FOWLP的采用。“移动和高性能计算/网络是我们看到越来越多采用低引脚数，电源管理扇形晶圆级结构的几个领域，这一直是传统上主要的FOLWP应用，”Mark Gerber，工程和技术营销高级总监说日月光半导体．

总的来说，FOWLP是一种解决方案。在苹果的M1 Ultra芯片中，台积电的InFO扇出工艺被选为其最新应用处理器的基于衬底的工艺(见图1)。这是更广泛趋势的一部分。根据Yole Développement的数据，扇出包装市场预计将以15%的年复合增长率增长，到2026年达到34亿美元。Yole分析师预计，到2025年，93%的产能将是晶圆级封装，7%的产能将是面板级加工。

图1:TSMC InFO和Deca m系列中最先进的RDL连接到via。来源:十

目前量产的其他产品包括射频设备、电源管理ic (pmic)、基带处理器和高端服务器芯片。5G应进一步推动采用扇出因为更短的互连和更低的电感导致优越的射频和毫米波性能。

“对于毫米波天线和毫米波封装的FOWLP进行了大量的讨论和建模，”先进封装的战略营销总监Monita Pau博士说上的创新．“这使得电介质材料成为非常重要的元素。你必须有非常好的机械性能和非常低的损耗介电性能，因为你要把毫米波天线和扇出组件集成在一起。此外，需要低铜RDL粗糙度和适应地形的光刻技术来实现重分布层的良好CD均匀性，这对于实现高增益和低损耗传输至关重要。”

扇形展开根部
粉丝出局的历史很长。这种封装方法于2007年首次引入，当时英飞凌设计了嵌入式晶圆级BGA (eWLB)。但随后出现了第一波采用浪潮台积电苹果在2016年的iPhone 7中使用了InFO。三星电子总裁扬•瓦尔达曼(Jan Vardaman)表示:“如果我们从整体上看晶圆级封装，智能手机对这一领域的推动确实超过了其他任何单一产品。TechSearch国际．

虽然自iPhone 7问世以来，手机一直是典型的使用案例，但FOWLP设计也可以扩展到超级计算机等设备上。更新的应用包括网络交换产品、用于手机和智能手表的pics以及人工智能芯片。

对于高端应用的组装，osat和铸造厂将扇出封装与基板耦合在一起。Pau说:“以前人们习惯说你不需要使用基板，你可以直接将它连接到电路板上，但现在由于高密度的要求，他们需要一个基板才能连接到PCB板上。”

今天的FOWLP设计也实现了更灵活的设计。Gerber表示:“我们的基板桥上扇出芯片(FOCoS-B)支柱可以在再分配层之间集成一个或多个芯片，将深沟槽电容器、稳压器等集成在非常接近有源硅电路的位置。这最大限度地减少了系统级别的损失，以获得更高的性能。”

过程
有两类扇出工艺流程，模具优先(也称为模具优先)和RDL优先(见图2)。模具也可以面朝上或面朝下放置在载体晶圆或面板上。

图2:芯片优先(模具优先)配置和RDL优先的工艺流程。来源:Fraunhofer IZM

在模具中，首先将热释放带应用到载体晶圆上，然后选择已知的良好模具(KGD)并放置在载体上。接下来是过模，然后是载体释放，RDL形成，焊料碰撞，然后是隔离。在RDL中，首先再次沉积释放层，然后是RDL, KGD定位，然后是过模，载体释放，焊料球沉积，和隔离。

虽然扇出技术始于经典的组装技术，但它也需要非传统的工艺。该公司工程副总裁Chip Greely表示:“它添加了一些你通常看不到的东西，比如在重构晶圆上进行压缩成型以填充区域，然后研磨塑料材料模具化合物，而不是向后研磨晶圆。Promex行业的母公司QP技术．“然后你在上面沉积一层铜再分配层，这使你与一些装配厂感到舒适的三个因素相去甚远。通常情况下，当你背磨硅或其他晶体材料时，它们往往会颗粒化，很容易被洗掉。霉菌化合物容易粘在一起，形成球状，所以你的砂轮上装满了塑料，需要秘密的方法来去除它。”尽管如此，他说，只要有足够多的设备，规模经济就能发挥作用。

扇出相对于扇入WLP如此受欢迎的原因是它容纳了更多的I/O连接。目前最先进的扇出包具有高达五层的RDLs(见图3)，低至2微米的线条和空间(金属痕迹的宽度和间距)。扩展到微米互连范围意味着RDL工艺开始看起来更像片上双大马士革集成。

图3:在聚酰亚胺介质中由铜迹组成的再分布层。来源:Lam Research

例如,公司最近，该公司为其S-SWIFT扇出技术推出了嵌入式跟踪RDL (ETR)，可扩展到小于2/1的线路/空间和通孔。[1]新工艺集成了一个ASIC和两个高带宽内存(HBM)芯片。创新包括通模铜柱，高密度RDL，均匀介质涂层，优化的铜电镀，CMP和湿蚀刻，使其比记录工艺(POR)更简单，更可扩展。

Amkor副总裁SangHyun Jin和他的团队改进了半添加工艺POR(见图4a)。研究人员探索了工艺变化，以克服可能存在的高AR痕迹坍塌、通孔中光刻胶残留和侧壁蚀刻问题。

Amkor团队首先开发了一种双大马士革工艺(图4b)，将铜痕量嵌入聚合物层。这种改变提高了RDL与衬底的附着力，通过在沟槽的三面沉积阻挡层，提高了可靠性。研究小组注意到，过孔和RDL分别是通过使用有机电介质的自旋涂层的两道光刻工艺形成的。固化后，进行种子层和镀铜，然后进行CMP和湿蚀刻。

最后的流程(图4c)将via和RDL模式合并到一个掩模中，减少了40%的流程步骤。这一变化也消除了通孔和捕捉板之间的错位。三步CMP工艺改为单步CMP，然后是湿式蚀刻。CMP确保每个RDL的轮廓更平坦，并在四层RDL上制作了带有1μm空间的2μm线，可扩展到六层。组装完成后，工程师们对异构设备进行了可靠性测试。

图4:RDL半加性工艺(a)被修改为双大马士革(b)，然后简化大马士革(c)工艺，可扩展到2/1μm线/空间痕迹。资料来源:公司

同样在ECTC上，ASE工程总监曹丽红(Lihong Cao)和她的团队展示了如何使用扇出到RDLs来降低多层有机中间体(ABF)衬底上asic的复杂性和成本。[2] ASE能够用2个RDLs将14层基板转换为8层。第二个测试设备显示，使用1 RDL将10层基板减少到4层。这些变化将减少与日益复杂的基质相关的成本和产量损失。

死的转变
移模可以发生在模具被取出并放置在载体晶圆上的任何时候，但最大的风险是在成型化合物加工期间，这可能会影响成品率。

通过使用激光辅助键合或热压键合代替传统的质量流，可以减少模移。另一种方法是自适应模式，由十并内置到Cadence的EDA工具中。它将很快提供Synopsys对此而且西门子EDA工具。在自适应模压中(见图5)，工艺工程师在光刻工具上精确测量模具和互连位置，然后沉积的RDL模压适应这些位置。

图5:自适应模式使过孔和RDL触点与模具的实际位置对齐。来源:十

“在设计过程中，您可以确定哪种AP技术最能帮助您扩展到更高的密度，或调整制造工艺能力，以实现100%的良率，或非常接近这一目标，”Tim Olson说十技术．“所以在设计过程中，你要决定使用哪个制造工厂。一旦你将设计发布到制造阶段，我们在台湾、菲律宾和韩国的授权商的模式引擎都有服务器，在每个晶圆或每块面板上，我们会进行高速光学扫描来定位I/ o。引擎接受其中一个EDA系统上的设计指令，然后执行每个RDL层，进行对齐或优化。在某些情况下，它被重新绘制以适应移位。”最后，GDSII文件转换为数字位图，并由兼容的无掩模光刻工具用于打印对齐的连接。

Olson指出:“我们有一种新的方法，可以消除捕获垫。“捕获垫的发明是为了占用覆盖公差。通过自适应模式，我们可以在不使用捕获垫的情况下实现突破密度。”他补充说，取放的规格只需要15微米，而在没有自适应图案的情况下需要更高的精度，这大大降低了工具的吞吐量。

模移也是通过细化粘结材料的选择，如布鲁尔科学解释说:“为了使粘合材料在模具放置期间保持最小的垂直变形，在过模过程中保持最小的移模，它们必须具有高熔体粘度和高热稳定性。由于载体和衬底材料的热膨胀系数(CTEs)之间的不匹配，这是特别重要的。粘接材料还必须以一种最小化堆叠晶圆中应力影响的方式进行定制，在堆叠晶圆中可能发生翘曲，导致对齐和处理问题。它们应该与基底材料有足够的附着力，以承受这种压力。”

压力和经年龄
CTE在硅、聚酰亚胺(RDL)和环氧模塑化合物之间的不匹配会产生翘曲问题。翘曲导致产量损失。

“扭曲绝对是一个问题。这就是为什么很多人转向压缩成型和底部门控，压缩成型而不是顶部系统的原因。”

另一种减少应力和翘曲的方法是选择较低固化温度的较好的介电材料。

参加座谈会?
扇出板级封装(佛PLP)是晶圆级风扇的扩展，利用了更大的基板尺寸510 x 515mm或600 x 600mm半标准尺寸。三星在2018年推出Galaxy手表FOPLP时就引起了广泛关注。棉结去年在菲律宾推出了第一个扇形面板级包装业务，使用600 x 600um面板。三星，Powertech，Unimicron,日月光半导体要么已经有，或很快将有，FOPLP量产。

尽管这些公司似乎正在向前发展，但FOPLP在很大程度上仍处于停滞状态，直到需要从晶圆载体大规模转换为面板级处理。目前还不清楚这种情况何时会改变。格里利说:“如果他们说五年是一个机会之窗，我至少会把它翻三倍。”“小组化是一个很好的想法，但当你深入到细节时，就会遇到挑战。这就像告诉人们，我们将有一个标准化的小花冠。”

设计
虽然面板可能还在未来，但基本的FOWLP布局已经被广泛接受，自动化设计工具已经得到完善。根据Park的说法，Cadence已经与知名铸造厂认证了设计流程，并将在即将到来的LIP上宣布进一步的发展。

然而，帕克警告说，包装与层压板是两个不同的世界。例如，包装具有独特类型的设计规则，如“之字形插入”，这是指需要在侧线上进行中断以提高产量。

Park说:“传统的包装工具输出Gerber文件格式(.grb)，这是层压基片的制造格式，而不是晶圆。”“当你构建层压板时，没有像DRC和LBF那样的正式签字过程，而在构建晶圆时则是这样。”

为了解决这个问题，Cadence创建了一个扩展，将IC验证工具与包物理设计工具链接起来。“如果有人是IC世界的新手，他们可以在GUI中选择他们想要检查的规则，该工具将执行LBS和DRC。然后，运行的任何结果都将在布局工具中显示给用户。”

不管工程师之前的经验如何，还有其他问题可能会挑战他们。他说:“对超高密度rdl的要求，比如台积电的inFO，比以往任何封装设计师必须处理的要求都要严格得多。”设计工具现在考虑了金属平衡，如空垫和通孔以及铜填充区排气等问题。

最后，还有电导率验证，当涉及多个芯片时，这可能会非常复杂。“它可能会在制作的最后阶段出现，”Park说，“但你必须尽早考虑，因为驱动LVS的网络列表必须在设计的早期阶段建立起来。”

结论
该行业正在寻找多种方法来使用扇形包装来简化包装和流程。“我们有一个客户用5层RDL取代了12层的基板，同时机身尺寸缩小了20%，”Deca的Olson说。“扇形扇形目前比基板解决方案更昂贵，但如果你能够减少层数，它就非常具有成本竞争力。”

瓦尔达曼认为，未来需要先芯片和后芯片两种方案。“一切都是关于为你想做的事情选择正确的包装和正确的结构。”

参考文献
[1] S. Jin等，“基板硅晶圆集成扇出技术(S-SWIFT)封装与细间距嵌入式跟踪RDL，”IEEE 71^圣电子元器件与技术会议(ECTC)， 2022, doi: 10.1109/ECTC51906.2022.00218

[2] L.曹等人，“混合衬底集成的先进扇出封装技术”，IEEE 71^圣电子元器件与技术会议(ECTC)， 2022, doi: 10.1109/ECTC51906.2022.00219