将铜互连扩展到2nm

晶体管的比例在3nm达到了一个临界点，纳米片fet很可能取代finfet，以满足性能、功率、面积和成本(PPAC)的目标。类似地，一个重大的架构变化正在被评估为2纳米铜互连，这一举措将重新配置功率传输到晶体管的方式。

这种方法依赖于所谓的地下电力轨道(BPRs)和背面配电，让正面互连来传输信号。英特尔宣布将在20Å代(相当于2nm)芯片上使用PowerVia结构，其他芯片制造商也在评估类似的方案。

芯片制造商也可能在2nm节点时，在一定程度上用钌或钼取代铜。其他更温和的变化将通过工艺、替代衬垫和完全对齐的方法扩展铜大马士革互连。

大多数优化都发生在链上的薄弱环节——触点(金属0)、金属1和通孔，在这些地方RC延迟最有可能使芯片变慢。“对于通过填充，屏障、种子和通过金属的保形沉积可能被无障碍沉积和自下而上的钴填充，甚至钌所取代，”ait Paranjpe的CTO说Veeco。

互连的挑战始于光刻，其中EUV应用于整个5nm工艺，极大地提高了成本。

EUV和BEOL图案
只需要少量的掩码级别EUV在7nm节点进行光刻，但在5nm(约30nm金属间距)时，这一变化在15到18级之间。在光刻技术中，由于不精确对齐的特征而引起的边缘位置误差(EPEs)日益受到关注。罗伯特·索查，一个ASML研究员，强调需要控制和减少在5nm节点上对EPEs的贡献。一个关键因素是覆盖误差，在5nm节点的覆盖范围仅为2.5nm(5个硅原子宽)。

该公司过程控制解决方案总监Andrew Cross表示:“我们已经看到EPE预算的覆盖部分随着油田内部变化的增加而收缩最快。心理契约。“这导致了更高的光学叠加采样，改进的叠加测量技术，以及在抗蚀剂开发和蚀刻后使用基于sem的叠加测量，这需要光学和电子束工具之间的协同作用。”

通过优化
扩展铜技术的一个关键策略是通过底部消除铜的阻挡金属TaN。其中一种方法是通过选择性地沉积自组装单分子层(SAM)薄膜，通过原子层沉积(ALD)沿着侧壁，最后去除SAM并填充铜。在IITC, TEL使用双锗集成[1]描述了这样一个过程，并比较了两种自组装单层(a和B)。在TaN屏障ALD之后，SAMs被蒸发，然后在通道中进行铜化学沉积(ELD)(见图1)。在通道预填充之后，在沟槽侧壁上通过CVD沉积钌衬垫，然后进行铜离子PVD填充。SAM B测试结果显示，在通孔底部没有Ta (EDX)。任何SAM的一个关键方面是它可以承受ALD的工艺温度，约为350°C。

芯片制造商越来越多地采用SAM工艺，无论是通过CVD还是自旋涂层，都是降低整体电阻和将大马士革铜工艺扩展到2nm节点的关键。

另一种减少通孔底部阻挡金属(TaN)体积的策略包括从PVD TaN过渡到ALD TaN，后者更保形，从而形成更薄、更连续的薄膜。ALD TaN预计将在5nm节点上广泛实现，可能与SAM工艺一起实现。

图1:在自组装单分子层(SAM)过程中，在屏障和铜籽的ALD过程中，一层薄膜掩盖了通孔底部。然后在325°C下通过汽化去除SAM，然后用铜填充。来源:电话/ IITC

完全对齐的过孔，选择性沉积
全对齐过孔(FAVs)背后的思想是减少过孔和线路之间边缘放置错误的影响，这种错误会导致设备故障和长期可靠性问题。自32纳米节点以来，芯片制造商一直在采用使用TiN硬掩模的自对齐方法来将互连对齐到下面的水平。在完全对齐的过孔中，下面和上面的过孔都被注册。有两种方法来实现FAVs，从下面的线蚀刻一些铜，然后模压和沉积通孔，或通过在低k电介质上选择性地沉积电介质膜，然后通过模压。

的工程师IBM而且林的研究提出了一种在简化整体工艺[2]中采用选择性介电沉积的全对齐方法。根据该团队的介绍，FAV集成可以降低70%的电阻，增加30%的通孔接触面积，同时保持通孔到线的可靠性(见图2)。该团队使用32nm间距的铜和低k介电介质(SiCOH)测试结构，使用湿化学方法隐去铜、衬垫和屏障。

IBM表示:“(凹穴蚀刻)与蚀刻选择性电介质帽结合使用时，可以起到通孔引导模式的作用，减轻覆盖和临界尺寸(CD)引起的边缘放置错误。”通过CVD在低k表面沉积了选择性氧化铝膜，并起到了部分蚀刻的作用。该工艺成功的关键是具有高选择性，介质膜的横向过度生长有限，与标准FAV工艺相比，电阻没有下降或变化。IBM表示，另一个优势是金属线的长径比较低(因为凹槽较浅)，这有助于铜填充。

目前还不清楚完全对齐的方法会变得多受欢迎。“问题是以什么形式-在什么级别和什么音高(完全对齐的通孔)将被要求?”Imec的研究员Zsolt Tokei问道。他指出，虽然隐窝蚀刻和选择性沉积方法都有各自的优点和缺点，但关键问题是缺陷和提高新工艺的收率。即便如此，随着3nm和2nm节点的EPE公差越来越小，FAV等方法可能会变得更加引人注目。

图2:采用选择性沉积工艺为5nm节点制备了两级完全对齐的通孔。来源:IBM / IITC

选择性沉积，也被称为区域选择性沉积(ASD)，已经存在了几十年，但直到最近几年，它才从实验室迈出了一步。对于ASD，“杀手级应用”被证明是铜线上钴帽的沉积，它可以更好地控制电迁移超过传统的氮化硅盖。一些公司在10nm节点上采用了这种技术。在铜的下面有一层钴衬垫(衬垫也被称为成核层或胶层，因为它们能使金属粘附)，钴在这种方案中包裹着铜。

当目标是在金属上沉积金属，或在电介质上沉积电介质时，选择性ALD工艺表现最佳。根据设备供应商的不同，可以使用不同的化学机制来保持沉积的选择性，并防止在不需要的地方沉积。对于接触金属化，选择性钨沉积通过改善填充，并可能完全消除TiN屏障(见图3)，可以显著降低电阻率。通过消除侧壁屏障和衬层，选择性钨还可以实现干净的金属-金属界面，降低总电阻。根据应用材料在美国，降低40%的耐药性是可能的。

图3:选择性钨自底向上填充提供了消除屏障和衬垫层的途径，提高了接触性和阻力。资料来源:应用材料

钴和钨
在14nm或10nm技术节点之前，钨仍然是与晶体管上的金属/多晶硅栅极和源极和漏极硅化物区域进行电接触的主要材料。近年来，采用了带有薄TiN屏障的钴触点。同样，在线路或通孔中，较薄的阻挡层以及较短的钴平均自由程(铜为10nm vs. 39nm)，导致小导线的电阻率较低(电子路径较长，散射增加净电阻)。

英特尔英特尔是第一家在接触级生产中使用钴的公司，事实上，钴的集成问题可能是英特尔10nm延迟问题的部分原因。尽管如此，几家芯片制造商已经在生产过程中过渡到使用钴来制造触点，同时也在铜互连中使用钴作为衬垫和盖层材料。

在结垢互连线路中，衬里金属对铜的填充质量有重要影响。在IITC的邀请演讲中，IBM展示了使用CVD[3]的新型钴掺杂钌衬垫改善了电迁移性能，相对于CVD钴和CVD钌衬垫在36nm金属结构中。IBM确定，新的衬垫具有更好的抗电磁性能，因为钌衬垫中的钴抑制了由铜上的钴帽引起的沿晶界的扩散。在低温(250°C)下回流焊的PVD铜正在成为密集互连的主流，而化学铜或ECD在全球范围内都在使用。

下一个金属:Ru还是Mo?
似乎在1nm节点(20nm金属间距)，从铜到替代金属——钌或钼——将是必要的，至少在某些水平上是如此。有趣的是，在3D NAND闪存晶体管中，钼和钌正在被探索作为钨的字线替代品。

对于行业选择取代铜，在缩放特征上的电阻是最重要的指标。同样关键的是抗电磁性能，这与长期可靠性息息相关。钌、钼和钴的主要优势在于可以消除衬垫，为主要金属提供更多的沟槽或孔道体积。回流焊或激光退火可使晶粒尺寸最大化。

“对于金属管线来说，钌是一种可能的替代品。钌的体电阻率为7 μ欧姆-厘米，而传统溅射沉积的20nm钌薄膜的有效电阻率为11 μ欧姆-厘米，”Veeco的Paranjpe说。“因此，人们正在探索离子束沉积等替代方法，它可以更好地控制晶体结构和晶粒尺寸。”

钌作为下一代互连材料具有低电阻率、高熔点、耐酸侵蚀和极低的腐蚀潜力。

相比之下，钼的前驱体比钌便宜一个数量级。在2nm节点之前都不太可能需要。

"钼无疑更便宜，所以如果你是晶圆厂经理，你会更开心，" Imec的Tokei表示。“但如果你是一名工程师，你需要拥有所有可用的数据来决定使用哪种材料，而我们还没有完整的数据集。”

图4:通过从晶体管的隔离区穿过硅片建立一个轨道，晶体管的功率传输(背面)与信号传输(正面)分开。来源:Imec

埋地电力轨道
BPR和后端电源分配(BPD)的结合实际上是将之前通过整个多层金属互连布线的电源和地线，在晶圆背面提供了一个专用网络(见图4)。这降低了电压(IR)下降。

“在传统互连中，你必须优化金属0和金属1的功率和信号，所以功率驱动高互连，信号驱动瘦互连。你最终会得到一个权衡，这对任何一方都不是最优的。”Tokei解释道。“通过将电源路由到背面，那里将有较高、相对较宽的互连，而前面的信号和时钟则使用相对较细、电阻性较强的线路，从而大大提高了布线能力。”他指出，正在对这些新结构的热管理进行仔细评估。

关于BPRs和bpd存在许多挑战，包括如何建造地下电力轨道，如何将配电网络连接到电力轨道，以及如何将电力从电力轨道传输到晶体管。这些决策将决定集成方案以及最终的功率和规模收益。

应用材料公司高级产品技术开发董事总经理Mehul Naik表示，根据方案的不同，制造挑战将有所不同，包括高纵横比金属填充、金属和电介质的选择，以及通过后磨和CMP进行晶圆减薄等。

英特尔宣布将在20Å代(2nm)上使用PowerVia，并计划在2024年实现量产。《半导体工程》与英特尔的高级副总裁兼技术开发总经理Ann Kelleher讨论了PowerVia，并询问了它与其他正在开发的方法有何不同。凯莱赫说:“埋在地下的电力轨道，在最高水平上，是同样的主题。”“然而，实现的方式不同。我们将能量从晶圆片的背面传输到晶体管。地下电力轨道基本上是从正面得到的，所以你有一个不同的架构来实现它。这是关键的区别。”

值得注意的是，英特尔的PowerVia似乎在触点处连接，而Imec的电源导轨嵌入在STI(浅沟隔离)中。

计算产品副总裁David Fried说林的研究他把埋在地下的电力轨方法比作房子的地下室。他说:“如果你用地下室来比喻，每边都需要一个楼梯井。”“你现在可以从两侧访问一楼的物品，而不仅仅是一侧。当你可以从下面或上面访问晶体管时，这可以打开一个全新的设计维度。这是一个巨大的变化。”

虽然这种在晶圆正面和背面构建晶体管的转变将需要许多工艺和设计创新，但背后的电源仍然是基于现有行业技术的平面逐级结构。

弗里德说:“这是我相当看好的一项技术。“创新是困难的，是多方面的，但它们的核心是经过验证的。所以地下的电力轨道只是三维流动中的另一个二维层面。它仍然是平面处理，所以它与我们已经做过的事情有相似之处。把它整合起来并让它发挥作用真的非常非常困难，但从本质上讲，它不像其他选择那样具有革命性。”

需要在金属化、电介质和CMP方面进行工艺创新。“当你把电源轨道连接到设备上时，你如何确保接口足够干净，如何减少传输中的功率损失?预清洁和与无空隙的低电阻率金属的集成将是非常重要的。”“将需要高质量、低热预算的介质(≤400°C)，因为这些过程发生在前置设备(包括金属化)制造完成之后。”

另一个关键是CMP。为了减薄晶圆，将在晶圆背面研磨之后进行CMP以减薄设备晶圆。Naik表示:“从良率的角度来看，CMP的工作是确保所有输入不均匀性都得到管理，从而在低缺陷的情况下实现所需的全球晶圆厚度均匀性。”

从晶圆减薄的角度来看，HBM内存的多芯片堆叠和逻辑的后端电源传输都将减薄到10微米，但人们对变薄有着巨大的兴趣。“高密度堆叠推动了这一需求，设计师们想要比现在更薄的硅。从需要的那一刻起，技术人员就会扩展能力，这就是芯片堆叠所发生的事情，”Tokei说。

结论
芯片制造商正在评估5nm及以上的许多工艺变化，包括通过电阻优化、完全对齐的通孔、钴帽和触点，以及分离电源和信号线以释放拥挤的互连层。半导体行业总是更加开放地进行渐进的工艺修改，而不是在可能的情况下进行大规模的材料和结构更改。

新型尾管提高了可靠性，消除了通孔底部的障碍，完全对准过孔，似乎是可行的解决方案。工程师们正着手解决围绕电力轨道和背面处理的挑战。选择性沉积已经进入晶圆厂的钴盖，并可能在未来的其他应用中获得接受。

参考文献

1. 川崎，等。，“使用自组装单层选择性沉积阻挡金属的高级大马士革集成”，IEEE国际互连技术会议(IITC)， 2021年。
2. S.V. Nguyen等人。，“氧化铝在纳米Cu互连中的选择性沉积，”IEEE IITC, 2021年。
3. K. Motoyama，“先进节点中基于ru衬垫和Co盖的Cu互连的EM性能改进”，IEEE IITC, 2021年。

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