打破2纳米的障碍

芯片制造商在最新的工艺节点上继续利用晶体管技术取得进步，但这些结构内部的互连却难以跟上步伐。

芯片行业正在研究几种技术来解决互连瓶颈，但其中许多解决方案仍处于研发阶段，可能在一段时间内不会出现——可能要到2nm，预计将在2023/2024年的某个时候推出。此外，这些解决方案需要使用不同材料的新型且昂贵的工艺。

在此之前，业界将继续处理先进芯片的几个问题，先进芯片由三个部分组成——晶体管、触点和互连。晶体管位于结构的底部，起开关的作用。互连装置位于晶体管的顶部，由微小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。如今的先进芯片由10到15层组成，每层都包含复杂的铜布线方案，并使用微小的铜孔连接。

此外，晶体管的结构和互联是由一个叫做线中层(MOL)的层连接的。MOL层由一系列微小的接触结构组成。

图1:BEOL(铜互连层)和FEOL(晶体管级)维基百科

先进芯片的问题开始堆积在20nm和16nm/14nm不到十年前，当时铜互连在晶体管中变得更加紧凑，导致芯片中不必要的电阻-电容(RC)延迟。简单地说，让电流通过这些微小的电线变得更加困难。随着时间的推移，芯片制造商已经能够将晶体管和互连降低到最新的节点，即7nm/5nm。但在每个节点上，复杂的互连方案都是造成芯片延迟的更大比例。

“随着晶体管尺寸的缩小，在多层互连堆栈的整体高层架构中，连接它们的金属线也必须缩小，”纳瑞萨·德尔格(Nerissa Draeger)解释说林的研究．“随着一代又一代的发展，这些局部互连变得越来越窄，越来越近，以至于现有的铜互连面临进一步扩展的重大挑战。例如，进一步降低线宽或线高将大大增加线路的电阻。”

其中许多问题都可以追溯到铜互连的制造过程。为此，芯片制造商在晶圆厂使用所谓的铜双大马士革工艺。由IBM在20世纪90年代末开发的芯片制造商在近25年前插入了从220纳米/180纳米开始的双大马士革工艺，并从那时起扩展了该技术。

芯片制造商将该技术推向更先进的节点，并计划将其扩展到3nm。然而，在3nm之外，RC延迟问题可能会变得更加棘手，因此行业可能需要一个新的解决方案。

找到下一代互联技术至关重要。互连与晶体管紧密相连，它们对芯片缩放至关重要。但是，如果该行业无法开发出超过2纳米的下一代、具有成本效益的互连方案，我们今天所知道的芯片扩展可能会陷入停滞。

目前正在研发的是各种2纳米及以上的新互连技术。其中包括:

• 混合金属化或预填充。这将不同的大马士革工艺与新材料相结合，以实现更小的互连和更少的延迟。
• Semi-damascene。一种更激进的方法，使用减法蚀刻，实现微小的互连。
• 监控器、石墨烯互连等技术。这些都在研发阶段，因为该行业正在继续寻找铜的替代品。

每一项拟议的研发技术都面临挑战。因此，油气行业正在两面下注，开发替代方法来开发新的系统级设计。先进的包装是其中一种方法，无论规模如何扩大，预计它将继续获得吸引力。

从铝到铜r
在芯片制造过程中，晶体管是在晶圆厂的晶圆上制造的。该过程在晶圆厂的前端(FEOL)进行。然后，互连和MOL层在一个称为后端生产线(BEOL)的单独晶圆厂设施中形成。

直到20世纪90年代，芯片集成了基于铝材料的互连。但在20世纪90年代末，当尖端芯片接近250纳米时，铝无法承受器件中更高的电流密度。

因此，从20世纪90年代末的220纳米/180纳米工艺开始，芯片制造商从铝转向了铜。根据IBM的说法，铜连接器的导电电阻比铝低40%，这有助于提高芯片的性能。

1997年，IBM宣布了世界上第一个基于220nm技术的铜互连工艺。这种被称为双大马士革的工艺成为了芯片中制造铜互连的标准方法，直到今天仍在使用。

最初，这一过程使芯片具有六级互连。据维基芯片称，当时180nm器件的金属间距为440nm至500nm。相比之下，在5nm节点上，芯片由10到15个金属间距为36nm的互连层组成。根据TEL，金属间距指的是互连线之间的最小中心到中心的距离。

图2:双大马士革制备工艺;(a)通过图案;(b)沟道图案;(c)阻挡层沉积和铜籽沉积;(d)电镀铜及化学机械抛光去除多余铜;(e)盖层沉积。资料来源:维也纳大学/微电子研究所

在双大马士革工艺中，低k介电材料首先沉积在器件表面。基于碳掺杂氧化物材料，低k薄膜被用于将设备的一部分与另一部分绝缘。

下一步是在电介质材料中设计微小的过孔和沟槽。每个节点上的过孔/沟槽都变小了。所以在今天的先进芯片中，芯片制造商都在使用极紫外光刻(EUV)来设计过孔。

在未来的节点上，过孔将需要具有多种图案的EUV。“EUV多重模式的挑战与ArFi (193nm浸没)实现过程中遇到的挑战非常相似。布鲁尔科学．“如果使用ArFi或EUV，机器对机器的覆盖将变得至关重要。从材料的角度来看，多重图案总是包括平面化层的合并。平面化材料也称为缝隙填充材料。他们必须用高纵横比填满并平整非常狭窄的战壕。”

在这一步之后，蚀刻有图案的结构，形成一个通道和沟槽。然后,使用物理气相沉积(PVD)，一种基于氮化钽(TaN)的薄屏障材料沉积在沟槽内。然后，钽(Ta)衬垫材料沉积在TaN屏障上。最后，通过电化学沉积(ECD)将铜填充在孔道/沟槽结构中。这一过程在每一层重复多次，形成铜线方案。

这一工艺在20nm之前没有任何问题，当铜电阻率在互连中呈指数级增长时，导致芯片延迟。因此，从22纳米和/或16纳米/14纳米开始，芯片制造商开始做出一些重大改变。在互连端，许多人将Ta替换为钴作为衬垫，这有助于降低互连中的电阻。

同样在这些节点上，芯片制造商也从传统的平面晶体管转向了下一代finfet，后者在更低的功耗下提供了更高的性能。

然后，在10nm工艺上，英特尔又采取了另一个步骤来降低芯片中的电阻。英特尔的10nm工艺有13层金属层。英特尔的前两个本地互连层，称为金属0 (M0)和金属1 (M1)，将钴作为导电金属，而不是铜。其余的层使用传统的铜金属。

其他芯片制造商坚持在M0和M1上使用铜。然而，在10nm/7nm时，所有芯片制造商都将MOL中微小触点的钨材料改为钴材料，这也降低了线路电阻。

今天，领先的芯片制造商已经扩展了finfet和铜互连5nm．可以肯定的是，在高级节点上有芯片需求，以实现新的和更快的系统。

“毫无疑问，比现在快10倍的计算速度将具有商业价值和竞争需求，即使对非技术市场也是如此。对更强大计算能力的需求几乎看不到尽头，”东芝(toshiba)首席执行官藤村昭(Aki Fujimura)表示d2．

不过，仍有一些令人不安的迹象出现。缩小晶体管的好处在每个节点上都在减少，并且RC延迟问题仍然存在问题。

IBM先进BEOL互连技术研究高级经理Griselda Bonilla表示:“在7nm和/或5nm代工节点，铜互连可能由氮化钽屏障和钴作为衬垫组成。”“随着尺寸的缩小，线路电阻不成比例地增加，占总延迟的更高比例。电阻的增加是由几个因素驱动的，包括导体截面的减小，由于未缩放的高电阻率阻挡层和衬垫层而进一步降低铜的体积分数，以及由于表面和晶界处的有耗电子散射而增加的电阻率。”

向3nm及更远的方向发展
不过，这并没有阻止该行业向下一个节点进军。如今，领先的晶圆代工厂已经开始生产5nm，研发中还包括3nm/2nm及以上的产品。

在3nm技术上，三星计划转向下一代晶体管gate-all-around场效应晶体管．台积电计划将finFET扩展到3nm，但将转向2nm的栅极全能。

FinFETs当翅片宽度达到5nm时，接近它们的实际极限，这相当于3nm节点。栅极全能fet有望比finfet具有更好的性能、更低的功率和更低的泄漏，但它们的制造难度和成本更高。

根据Imec的说法，在3nm时，金属间距将从24nm到21nm不等。在3nm工艺上，芯片制造商将继续在现有材料上扩展和使用传统的铜双大马士革工艺，这意味着RC延迟在芯片中仍然存在问题。

“当我们向3nm节点移动时，我们将看到使用多模式EUV的临界Mx间距<25nm的BEOL继续缩放，”Andrew Cross表示心理契约．“这种持续的螺距缩放将继续影响线路，并通过电阻，因为屏障材料的厚度缩放速度慢于螺距。”

在研发方面，该行业将继续探索各种新技术，以帮助解决3nm及其他方面的问题。该公司战略产品营销高级总监Scott Hoover表示:“在24nm左右的金属间距，我们预计将开始看到一些有利的设计和材料变化。上的创新．“这包括完全自对齐的通孔、地下动力轨、超通孔集成方案，以及更广泛地采用钌衬垫。”

在BEOL中开发的电力轨道是用于处理晶体管中的电力输送网络功能的微小结构。Imec正在开发下一代地下动力轨道(BPR)技术。在FEOL中开发的BPRs被埋在晶体管中，以帮助释放互连的路由资源。

此外，该行业还一直在探索将钌材料用于互连中的衬垫。IBM的博尼拉说:“钌以改善铜的润湿性和填充间隙而闻名。”“虽然钌具有优越的铜润湿性，但它也存在其他缺点，例如较低的电迁移寿命和化学机械抛光等单元工艺挑战。这减少了工业中钌衬垫的使用。”

其他新的和更有前途的互连解决方案即将出现，但它们可能要到2023/2024年的2nm才能出现。根据Imec的路线图，该行业可以从今天的双大马士革工艺迁移到下一代技术，称为混合金属化2nm。随后将有半大马士革计划和今后的其他计划。

图3:晶体管(上图)和互连技术(下图)的路线图。来源:Imec

所有这些都取决于几个因素，即开发新工艺、材料和工具的能力。成本也是关键因素。

“没有人想到目前的计划可以延续这么多代人。这是通过不断的改进和大量的艰苦工作实现的，”Lam Research的计算产品副总裁大卫·弗里德(David Fried)说。“未来会有更重大的变化，但我预测它们将以更渐进的改进的稳定流引入。显然，可靠性对降低层间介电k值提出了一些主要障碍，但这仍在继续压低。随着填充材料的变化，对衬垫的要求(甚至对衬垫/屏障的要求)也将发生变化。与这些材料相关的工艺对于不同的集成方案，如双大马士革，单大马士革，全自对准集成，甚至减法金属化，将呈现出优缺点。再过几代人，BEOL的外观可能与今天完全不同，但我预计这实际上是许多这些更渐进的变化共同发生的产物。”

尽管如此，对于最紧密的层，今天的铜大马士革工艺将扩展到一定程度。“双重大马士革始终是一个音高问题。Imec纳米互联项目负责人Zsolt Tokei说:“只要我们的间距在26nm或24nm以上，这基本上仍然是铜和钴的领域。”“转折点是当你降到20nm pitch以下时。在20nm pitch以下，有很多担忧。这不仅是电阻问题，还有可靠性问题，尤其是铜。”

因此，大致在这个音调，相当于2纳米节点，业界希望迁移到一种称为混合金属化的技术。有人称之为预填充过程。这种技术可能会被插入最紧密的层，但不太关键的层将继续使用传统的铜工艺。

在基本的混合金属化流程中，将介电材料沉积在基片上。然后，你用传统的大马士革工艺形成微小的铜孔和沟槽。然后，重复这个过程，形成微小的过孔和沟槽。

但与使用双大马士革工艺不同，“下一步涉及通过金属的选择性沉积。空过孔用金属导体填充，而不使用衬垫，”Tokei解释道。“钼、钌或钨是可以用来填充微小通孔的金属。最后，你完成了传统的铜金属化，这可以被视为单一的大马士革铜金属化。”

在半导体领域，单一大马士革工艺并不是什么新工艺。“双大马士革工艺比单大马士革工艺更智能，更具成本效益。随着技术的发展，双大马士革的挑战是在更高和更狭窄的线和通过联合开口的无缺陷铜金属化，”IBM研究人员的主要成员Takeshi Nogami说。“单一大马士革解耦了这两种金属化模式，使其更容易缩小宽度和间距尺寸，并提高线宽比，以缓解电阻的上升。”

总的来说，混合金属化在互连中使用了两种不同的金属。Imec的Tokei说:“对于2nm，这将很有意义，至少对于一层来说。”“与双大马士革相比，via电阻更低。你的可靠性会提高。同时，我们可以保持线路中铜的低电阻率。”

然而，混合金属化存在一些障碍。有几种不同的和困难的沉积技术来实现间隙填充过程。台积电研究员M.H. Lee在IEDM的一篇论文中表示:“挑战在于在不损失选择性的情况下，实现良好的填充均匀性。”此外，过孔侧壁是无障碍的，过孔材料和下层金属的潜在相互作用可能会导致可靠性问题。”

什么是半大马士革?
如果工业能够解决这些问题，混合金属化可能会在2nm插入。但如果芯片规模继续扩大，该行业可能需要超越2nm的另一种解决方案。

在2纳米技术之外，下一大步是许多人所说的半大马士革工艺，这是一种针对最紧密的金属间距的更激进的技术。在研发方面，该行业正在探索半大马士革的原因有几个。

“在双大马士革结构中，线的体积是铜晶粒生长的限制因素，”该公司技术人员的高级成员Robert Clark说电话．“如果取而代之的是通过沉积一层金属层来形成金属线，可以退火，然后通过蚀刻形成线条，那么晶粒尺寸就可以增加。但对于铜来说，这种工艺是很难实现的。像钌这样的金属在这种过程中更容易处理，所以它有可能实现人们所说的半大马士革处理。”

半大马士革的起始点是20nm以下的pitch。“我们的目标是18nm及以下的半大马士革。所以这可能是四五年之后的事了。”“这对逻辑工厂来说是颠覆性的。建立了一个用于铜金属化和双大马士革的工厂。杂化金属化几乎自然地属于这一类。你需要一些新的能力，通过预填充本身。但剩下的，你可以重新使用工厂里的所有东西。”

半大马士革需要不同的工艺流程与新工具。简而言之，半大马士革使微小的过孔与空气间隙，这减少了RC延迟在芯片。

该技术依赖于使用基材蚀刻工艺的金属图案。基材蚀刻不是新的，并用于较老的铝互连工艺。但要在2纳米以上实现这一技术还存在一些挑战。

“半大马士革加工开始于通过开孔的图案和蚀刻到电介质薄膜。然后，该通孔被金属填充并过度填充，这意味着金属沉积继续下去，直到在电介质上形成一层金属。然后金属被掩盖和蚀刻，以形成金属线条，”Tokei在最近的博客中说。

在实验室里，Imec设计了一个基于64位Arm CPU的12金属层设备。该装置有两层使用钌材料的金属互连。金属线之间形成气隙。

Tokei表示:“气隙显示出将性能提高10%的潜力，同时将功耗降低5%以上。”“使用高纵横比导线可以将电网中的红外降降低10%，从而提高可靠性。”

然而，半大马士革还远未投入生产。Tokei在最近的一篇论文中表示:“半damascene方案存在许多潜在的问题，如对准、金属蚀刻、LER、泄漏、芯片封装相互作用、密封环兼容性、等离子体损伤和可路由性。”

结论
其他互连技术正在研发中，如监控管、混合金属-石墨烯互连以及铜的替代品。

不过可以肯定的是，由于下一代技术面临诸多挑战，业界更愿意尽可能长时间地延长双大马士革铜的使用时间。

在某种程度上，该行业可能需要下一代互连技术。芯片制造商可能会找到解决方案。但如果他们做不到，传统的芯片扩展可能会走到尽头，迫使业界寻找替代解决方案来实现先进的芯片。

这已经发生了。先进封装的势头已经形成，这是一种替代方法，使系统级设计的开发具有更多定制的可能性。

不过，目前业界正在研究传统的芯片扩展方法，以及先进的封装，以开发新的系统级设计。至少在可预见的未来，这两种方法都是可行的。

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