的路径已知良好的互联

Chiplets和异构集成(HI)提供一个令人信服的方式继续提供改善性能,力量,区域,和成本(PPAC)摩尔定律放缓,但选择最好的方式来连接这些设备,所以他们的行为一致的和可预测的方式成为一个挑战选项的数量还在继续增长。

更多的可能性也带来更多潜在的相互作用。所以下一代应用程序在AI, 5 g,高性能计算,移动,和衣物都受益于各种不同的设备组合紧凑的包,只是整理越来越多的互连的选择是一个挑战。但积极的一面是,行业不再受制于一组规则,和定制和优化系统是爆炸的可能性。

“现在异构集成的美妙之处在于它并不总是适用于电,“芯片Greely说,负责工程的副总裁Promex。“你可以放进你的包,机电设备。与我们的一些产品领域——例如,医学相机——我们有机械和电气功能在小的足迹。如果你想要有一个健壮的制造过程,你想让你的界面尽可能宽容任何失调或任何位置精度的变化,包括机械接口。”

三星、英特尔、台积电、和许多其他设备制造商都在关注各架构,优化die-to-die和die-to-package互联与microbumps构造是否垂直,混合成键,和桥梁,或与扇出再分配水平层。决定如何形成,互联成为一个系统集成的重要组成部分。

的数量包装选择越来越多的,因为许多这些新的设计是高度定制的特定应用程序。所以他们是如何建造和连接往往取决于数量和类型的数据需要处理,需要处理的地方,多大的权力。例子:特斯拉的D1 Dojo芯片,500亿年晶体管芯片用于火车AI模型在特斯拉的数据中心。这里强调的是大量的数据吞吐量,使用内置的高度并行计算的灵活性,皮特·班说,副总统的低压电器在特斯拉,在最近的一次演讲。

特斯拉的设备包括25 D1 chiplets数组,根据台积电的综合扇出(信息)技术。班农表示,该设备可以达到9次,移动的速度每秒36字节使用576道的I / O形圈。它还包括3缩小RDL RDL层和3层厚。

台积电的路线图,与此同时,呼吁新的低阻互联,阻力减少40%。捏造而不是波纹减去金属反应离子腐蚀与空隙介质,该方案可以减少电容由20%提高到30%,并最终二维互连材料代替铜互联,根据刚才丘吉尔信息产业部,台积电研发的高级副总裁。“用更少的电阻率,是一个潜在的未来的扩展和增强的互连性能,“信息产业部在最近的演讲中说。

图1:重新配置和互连路径从异构集成芯片上。来源:台积电/ IEDM [1]

路线图在异构集成转向更chip-chip叠加混合成键,使用更多的桥梁、硅和二氧化硅和聚合物插入器增加大小。有扩散的架构和包类型,以满足不同的使用目的。

不同的体系结构,重点
“先进包装体系结构将导致I / O互联的指数增长,“说Seung钟旭Yoon,公司的副总裁三星电子(见图1)。公司提供的细节Yoon高级包工厂的解决方案(apf) chiplet集成IEDM[2],突出四个关键流程先进包装流——薄切片,混合成键,薄硅片脱胶(零压力)和垂直互联。“chiplet技术、晶片厚度和撞球场是关键参数。目前最先进的HBM包有一个晶片厚度小于40µm和堆栈超过16死成一个单一的包。”

三星有四个不同的包装配置:2.5 d RDL (r立方),2.5 d硅插入器(切块),3 d-ic叠加,X-Cube microbump混合成键,和一个混合插入器(H-Cube)。

图2:互连数量上升高带宽内存和AI /高性能计算。来源:三星/ IEDM [2]

上升的电气、机械和热问题推动嗨过程解决方案,。例如,台积电显示它是如何解决噪声问题在系统由4 soc和8 hbm 50 x 54毫米有机衬底插入器在78 x 72毫米(参见图3)。[1]在这个设计中,microbumps die-die连接有一个最低的35µm撞球场。有机插入器(50 x 54毫米或3.3 x十字线大小)包含大约53000再分配层线。

图3:大约53000好球场2嗯RDL线条,构成了一个总长度140米,连接4 soc和8 hbm与有机插入器复合基质(CoWoS-R)。来源:台积电/ IEDM

台积电使用离散解耦电容集成C4撞一侧插入器的介质,非常接近SoC的设备,以确保电力领域的快速抑制噪声。这反过来增强了信号完整性的HBM高数据率。

热的问题,而不是新半导体行业,成为加剧时计算和电源管理设备放置在靠近对方。Greely指出组合如记忆和电源管理集成电路,通常必须隔离在一个包中。“电源管理就像一个老式的手温暖,而内存不喜欢得到超过85°C,那么100°C。”

插入器硅基或聚合物电影,促进互联和作为异构减压缓冲芯片栈。压力管理,以及模极小化转变,正在进行晶圆厂的问题从建筑规划和流程开始地址。

ASE呈现三个垂直整合的细节在IEDM扇出包线。[3]”2.5 d和3 d,我们看到密度和带宽的增加。但我们也看到成本的增加,导致ViPak平台的开发和引进,“音)曹说,工程和技术营销高级总监日月光半导体。“通过使用硅桥,L / S到互连可以扩展到0.8µm,甚至0.65µm。所以在这方面,你将死在最后,但把桥死在承运人使用铜柱和连接。有两个成型的步骤。第一是保护死的桥梁。所以我不使用RDL进行连接,连接是通过桥死,您可以使用65 nm设计这座桥模过程,然后将芯片上。”

异构系统本身系统或子系统。他们需要系统技术开(STCO),这是一个重大主题IEDM庆祝75周年时晶体管的发明,期待下一个75年。“最好的方式来庆祝晶体管是期待我们如何确保我们把创新在接下来的75年,“安凯莱赫说,总经理在英特尔技术的发展。[4]”系统的基础技术开(STCO)下一个摩尔定律的进化。”

STCO提升系统级设计技术共同改进,为一个或多个生产过程优化设计工具。下一阶段,凯莱赫说,“就是我所说的工作负载的工作。”,包括所有方面的系统和软件通过工厂流程(见图4),同时优化系统设计、软件、设备、互连,晶体管,等等。

图4:STCO始于工作负载和考虑的方方面面工厂和包装生产和设计以及软件和系统架构。来源:英特尔/ IEDM [4]

凯莱赫在工艺技术方面,指出改变晶体管gate-all-around 2023年场效应晶体管,high-NA EUV 2025年,下一代互连金属,铁电材料,并最终结合光学互联。

混合成键
混合粘结,所谓的,因为它同时债券copper-to-copper垫和dielectric-to-dielectric字段,提供最终在垂直连接。相对于铜microbumps混合债券驱动信号延迟接近零,而使1000 x密度更大的肿块。目前Microbump音高高于35µm。混合粘结,球不到20µm正在评估。

“我们正在与客户几个有趣的混合结合用例,包括高带宽优势AI设备和射频组件。应用混合成键的好处可以更高的性能和/或更大的功能形式因素的限制,取决于应用程序,”托尼·林说,技术开发主管联华电子。

干净的接口和精确的定位适于生产的混合键合过程的关键要素。薄片焊接和chip-to-wafer焊接过程是可用的。W2W更成熟,但它需要相同大小的芯片,提供更大的灵活性。Chip-to-wafer流动更加复杂和受死位置定位不准确。一个方法提高位置精度是执行集体D2W结合许多死亡(见图5)。[5]有脱胶的各种方法,也关注减少衬底压力,降低成本,提高吞吐量。

例如,热方法是低成本,但是他们介绍压力,和吞吐量较低。化学方法可以在室温下进行,但是吞吐量很低,根据阿尔文·李副主任布鲁尔科学。激光剥离提供更快的吞吐量和低压力,但设备成本高。新一代光子脱胶使用高强度光从玻璃快速脱粘晶片,介绍小压力较低的加工成本,Lee指出。集体D2W混合键是扇出包装的使能技术。

图5:流程集体die-to-wafer混合粘结提供了更高的吞吐量和优越的对准精度比个人拾起并定位。来源:布鲁尔科学

增加了对早期采用者的好处之一混合键可以实现性能提升的能力,相当于一个技术节点转换。“我们的客户继续需要获得更快的性能,更高的功率效率,和成本较低的集成电路设计,这在过去是通过缩小晶体管,“联华电子的林说。“因为它变得更具挑战性和昂贵的跟上摩尔定律,混合成键可以提供性能改进我们的客户寻找,使它灵活的替代解决方案技术节点迁移。”

英特尔透露其研发进展混合结合,扩展从10µm沥青铜债券2021年3µm音高债券上个月(参见图6)。[6]的一些新的流程模块专门优化混合键包含调优PECVD氧化物相沉积矿床厚"(20µm),压力小的电影,为更快的抛光氧化提高CMP浆料,创造高纵横比通过介质通过蚀刻和灌装过程。

图6所示。混合铜债券10µm球场证明2021年和3µm债券在2022年,1000 x密度增加。来源:英特尔

但也有缺陷的工作流程,这需要时间。例如,死可以转变对先进的包装和异构集成的一个重要问题。“也许你的互连垫是超大的,这样您就可以妥协的任何死亡转变,”Greely说。“当你放下一个RDL层,注册将是关键。”

一个插入式结构
插入器本身不是一个分立元件。这是一个中介构造之间的死(或死亡),下面的叠层基板。尽管该行业通常是指硅插入器,组成一个硅材料插入器都是电介质,二氧化硅。聚合物插入器明显比硅插入器便宜,但是他们缺乏在某些应用程序的可靠性。

台积电的优势进行了探讨有机插入器的电气性能,弯曲控制,产量,和可靠性。“传输损耗线长度的函数。固定energy-per-bit功耗设计预算,互连长度需要缩短实现高带宽,“说Shin-Puu刘正,台积电的后端技术服务部门主管。

工厂一直致力于改善叠加技术的可靠性。“CoWoS-R的优势更大,当你去高速因为RC降解较慢的优势在高频率,“刘正说。铜线的有机插入器在CoWoS-R由聚合物(介电常数= 3.3)。“非常密集的垂直连接启用一个低阻抗功率输出网络。[1]模拟眼图的铜/氧化、薄铜氧化物,铜在聚合物中,显示有更大的灵活性的线长在聚合物的铜。CPU-to-HBM互联的情况,长RDL互联(L / S = 2µm / 2µm)是由厚(4µm)为了减少加载高速数据传输,而且还改善IR降的动力输送网络。有更低的插入损耗通过聚合物相对于薄或厚tsv。RC延迟影响功耗。功率输出具有水平和垂直输送组件。非常密集的垂直连接提供低阻抗的生产。 The decoupling capacitor is important to suppress power noise and to enable stable voltage supply.”

建设桥梁
英特尔和台积电已经使用专用硅桥技术互连高带宽内存模块和cpu / gpu。和ASE最近推出了一个包装平台嵌入桥梁,能够连接chiplets-to-chiplets 0.8µm线条和空间(FoCoS-B)。

“由于固有的扇出RDL过程限制,FOCoS-CF和FOCoS-CL(去年)芯片,芯片解决方案达到一个瓶颈RDL制造层数高(> 6层)和细线/空间(L / S = 1µm / 1µm)需要高密度die-to-die连接的应用程序,高输入/输出计数,和高速信号传输,“日月光半导体的曹说。FOCoS-B为多个网桥死集成提供了几个选择。在一个例子中,8硅桥模嵌在两个相同的扇出RDL结构2 asic和8 HBM2e模块。他们安装使用两个相同的扇出模块,组装在一个倒装芯片BGA衬底MCM(参见图2)。佛模块每个47 x 31毫米,和包体大小是78 x 70毫米。

图7:扇出芯片衬底桥上(FOCoS-B)示意图(上图)和横截面(下图)使小die-to-die连接(0.8µm)与rdl比是可能的。来源:日月光半导体/ IEDM

曹解释说,日月光半导体工程师也通常比较了2.5 d与芯片和芯片前中心方法插入损耗,弯曲和可靠性。中心的方法证明了优越的电气性能2.5 d Si tsv由于硅插入器的消除和减少寄生电容和相声。包级别弯曲,主要引起CTE(热膨胀系数)模具和衬底之间展开模块,显示更好的弯曲控制,和所有包通过打开/短,功能测试在组装之前,以及压力测试可靠性电平条件。

但这还不简单。“当我还是设计BGA基质、铜平衡被捣碎成我确保我们好直,平面板基板,“Promex的Greely说。“现在,铜的平衡是一个问题在个体包级别,我把在7,10,12种不同的设备,附加到一个底物在不同的温度下死去,我得到一个12 - 14-micron温度翘曲的变化从一个到另一个地方。如果我有一个50毫米基质,它有250微米的偏转,在室温下凹,和它的300度,现在是凸的。我试图把一块漂亮的25微米末尾加硅那件事,期望它呆在一块后,冷却至室温。这可能是一个极端的例子,但这些都是严峻的挑战。”

热管理
在包中,超过90%的热量消散的芯片通过散热器的包,一般阳极氧化铝合金与垂直的鳍制成。热界面材料(蒂姆斯)与高导热系数之间放置芯片和包来帮助转移热量。下一代cpu的商旅包括金属板合金(如铟和锡),和银烧结锡、进行60 w / m k和50 w / m k,分别。

工程师和材料供应商继续探索替代蒂姆。”材料,曾经是异国情调的地方已经变了,”内森•惠特说,高级职员机械工程师安靠。“所以烧结银,最终你会得到一个非常高的导热系数矩阵之间的银合金盖子而死。另一个是软蒂姆- indium-base类型的东西。几年前我们经常谈论相变材料。似乎已经死亡的人意识到的可靠性和优势就没有。之类的石墨垫有工程太难以克服的挑战。在一个方向是高导热石墨但到包是一个困难的挑战。这就是我们看到的更多的外来材料随着时间的推移变得不那么奇特。”

结论
通过焊料Chiplets高级包电互连,microbumps rdl,混合债券。所有的这些连接都需要可靠的生活模块。增殖和新类型的包,降低压力过程进来,工程师发现异构集成提供的灵活性可能值得所有的挑战。

讨论chiplets和异构集成不常引用的早期行业在采用这种新的范式。“UCIe是一个很好的开放标准,”比尔说,日月光半导体公司的首席执行官。”,一些人跑得快比标准。然后会有来自用户的反馈。“反馈回路将提供更多的洞察未来所需要的。此外,supplier-customer生态系统内会有学习什么类型的异构集成、组装技术,流程,设计工具,等等,效果最好。这将是一个过程。

“半导体的旅程才刚刚开始chiplet和异构设备扩展变得如此困难和昂贵,并与每个高级节点PPAC正在萎缩,”三星Yoon说。“Chiplet设计标准将变得更加普遍,更可预测的方式把这些设备将接管。但这将需要数年时间,需要大数据的收集,内部合作伙伴和cross-value-chain实验来确定什么工作。”

引用

1. S.-P。刘正和m . Liu“异构和Chiplet集成使用有机插入器(CoWoS-R), IEEE国际电子设备会议(IEDM), 2022年12月,3.2。
2. S.W. Yoon”,先进的包装工厂解决方案(apf) Chiplet集成,”出处同上,纸3.6。
3. l .曹”Chiplets和异构集成先进的包装技术平台,“同前,纸3.3。
4. A·凯莱赫”,庆祝75年的晶体管:一看摩尔定律的发展创新,“同前,纸1.1。
5. a·李,“新材料技术的发展,先进的包装,“异构集成全球峰会,2022年9月。
6. a . Elsherbini”,使新一代3 d异构集成架构在英特尔的过程,“IEEE IEDM, 2022年12月,纸27.3。