在逻辑上堆叠内存的挑战

与会专家:Semiconductor Engineering坐下来讨论3D-IC所需的设计工具和方法的变化，3D-IC总监和产品专家Sooyong Kim在有限元分析软件；Kenneth Larsen，产品营销总监Synopsys对此；Tony Mastroianni，高级包装解决方案总监西门子EDA；和维奈·帕特瓦汉(Vinay Patwardhan)节奏．以下是那次谈话的节选。

从左至右:Kenneth Larsen (Synopsys)， Vinay Patwardhan (Cadence)， Sooyong Kim (Ansys)， Tony Mastroianni (Siemens EDA)。

SE:当芯片制造商在逻辑上叠加逻辑，或者在逻辑上叠加内存时，他们遇到了什么问题?

Patwardhan:当我们谈论真正的3D堆叠时，我们的一些客户试图弄清楚的第一件事是，是将其作为同质堆栈还是异构堆栈——这两层应该在同一个技术节点上还是在不同的节点上。从EDA的角度来看，我们的算法必须对同质和异构有所不同。对于同质，它打开了两层的整个空间。由于是异质的，有时空间有限，这使得我们更容易对每种技术进行放置和综合。这是采用这种方法的人必须弄清楚的第一件事。这两层是什么?一旦你决定了，下一件大事就是电力。如果这些不同的层连接在一起，权力结构是什么样的?电力输送是什么样的?作为能量消耗的结果，热量分布是怎样的? When you have so many interconnects for the two layers being connected, you can have very quick heat dissipation for the whole stack, and the package has to support that. Of course, cross-die connectivity checking, like LVS/DRC (layout vs. schematic/design rule check), which you do for standard 2D chips, now gets even more complex. You need flow definitions, and you need to do some early analysis to have enough confidence in what you are stacking together.

拉森:以高性能计算为例，一段时间以来讨论的主题一直是如何在内存上堆栈处理器。一个很大的问题是我们如何将能量传播到处理元素。你的第一反应是把CPU放在尽可能靠近散热器的地方。但是处理器有很多连接要经过内存，这就导致了各种各样的问题。在矽通过为您的电力输送网络增加阻力。堆栈中的红外衰减正在成为一个问题，这是一个因素，因为产生最多热量的东西位于顶部。如果你把东西调换一下，处理器离电路板更近，你有你的电力，但你会遇到不同的挑战。计算产生的热量通过内存上升。所有这些都创造了早期探索的需求，无论是在一个过程中还是在多个过程中。您需要探索架构本身，以确定诸如将tsv放置在何处之类的事情?是面对面，还是面对面?我们在模具之间使用混合键还是微键?

Mastroianni:同质还是异质，主动还是被动的模具堆叠，都是重大的决定。如果你使用不同的技术，包括芯片上的变化和时序，我看到了巨大的挑战。位置和路线、定时关闭、功率传递和热是模对模的关键挑战。光是控制热量就是个问题。你需要分析它，你需要在设计过程中优化它，并使用缓解技术。您的位置和路线引擎可以处理这个问题吗，还是只进行分析?当热问题出现时，你是如何处理的?有一些先进的技术解决方案，如用于大功率设备的微流体冷却。另一个问题是2.5 d3D是测试多个模具的方法。这必须是设计过程的一部分。您需要将可测试性构建到设计流程中，这是另一个挑战。

金:2.5D可铺开，有散热空间。那不可能3 d-ics在这种情况下，你可以把很多东西装在一个更小的设备里，功率密度更高。对于3d - ic来说，热分析将不得不进一步发展。所以我们需要对热进行联合模拟。同时，对于3D，我们需要考虑报道．从一个骰子到下一个骰子有不同的向量，我们需要对功率签到或功率分析有足够的信心。有很多数据需要分析，而这些数据不仅仅是关于硅。有很多包装设计师也在研究3d - ic。处理不同的异构数据库并进行联合模拟是一个巨大的挑战。此外，这种联合模拟需要在流程的早期完成，因为更改任何内容的成本都很高。关于材质、凹凸密度、TSV密度，我们需要做出很多决定，所有这些都需要在3d - ic中比2.5D中更早地完成。

图1:显示芯片与系统之间热流和冷却气流的热模拟。来源:有限元分析软件

SE:工具流程中的差距在哪里，行业在弥补这些差距方面走了多远?

Mastroianni:从历史上看，技术总是领先于工具。EDA从未完全赶上，这是一场持续的战斗，因为技术的发展比过去更快。3D位置和路线是一个巨大的问题，现在你要添加功率、热和应力分析。你必须进行分析和联合模拟，但你也必须进行优化。如果你发现了问题，该如何解决?最终，这需要成为热驱动布局的一部分，它需要成为另一个成本函数考虑当你在做开发和地点和路线时。这些都是严峻的挑战，需要一些时间。

拉森:我们已经开始在设计和优化IP的背景下，不仅仅是一个骰子，而是骰子堆栈。这包括你在哪里放置你的ip，以及你需要如何为你的系统提供能量。有时候我们需要为整个系统共同优化ip。所有决策都需要在设计过程中比过去更早地做出。也许作为一个行业，我们应该开始考虑异构设计，而不是异构集成。所以你把所有不同的技术结合在一起，然后在关键指标上共同优化它们。PPA当然仍然是非常相关的，你需要做分析。但你也需要认识到，这些不仅仅是来自单一供应商的技术，比如3nm技术。它可能包括来自几个不同的硅供应商的技术，您可以异质地一起设计。

SE:你是在重新思考整个设计流程吗?

拉森:我们正试图弄清楚如何同时跨多种技术进行协同设计。这不只是基于是5nm还是7nm。您可以想象一下，如果您有来自一家供应商的硅中间体，来自另一家供应商的计算子系统，以及来自合适的代工厂的任何专门IP，那么将这些东西设计在一起并共同优化将需要更改工具流程。这是我们处理这些包时所采用的路径之一。最后的问题是，‘你如何在我们想要的预算下创建优化的解决方案?“这也是一个体积问题，因为你试图在所有这些方面优化PPA。这很令人兴奋，但显然也很有挑战性。

Mastroianni:把握时机越来越难了。我不知道7nm芯片有多少个角，但当你开始谈论多种技术时，你就会成倍地增加时间闭合问题。在这种混合中也需要考虑热的因素。所以热定时关闭可能也是问题的一部分。我同意在早期的楼层规划和电源管理中需要考虑IP。但当你开始做主动模对模时，你就在创造直流发电机，所以工具需要协调这一点。IP更容易管理一些。逻辑将成为优化引擎的一部分来处理热问题。

拉森:这是一个关于静态计时的好观点。它必须支持多个模具已经，有一个爆炸的角落。当我们使用许多不同的技术时，问题就会恶化，对吧?今天有很多方法论。作为一个行业，我们需要确保它足够简单，让用户能够做他们想要看到的那种设计。

Patwardhan:如果你看看今天的流程是什么样子的，代工厂正在定义流程，我们也在遵循它们。但在与客户直接合作时，我们发现这些客户希望做的不仅仅是晶圆代工厂所定义的签字流程。这包括探索。如果我有一个2D设计，我把它分成两层，我将获得多少功率/性能?如果我选择混合键的间距为4µm而不是15µm，那么从2D设计开始的3D设计是否有效?客户想要那种探索。铸造厂正试图定义它。而我们，作为EDA供应商，正在尝试开发一种算法解决方案。因此，即使在它被送到铸造厂制造之前，客户已经尝试了一些场景，他们可以看到他们想要做什么样的3D堆叠模具，哪种内存，什么pitch。在这方面还有很多工作要做。 As a starting point to the whole configuration of homogeneous data, there has to be more done from our side, as well as from the foundry side, in terms of defining which kinds of designs are completely off the table because we cannot manufacture them. ‘So don’t even try and explore them with the tools that you get from EDA.’ If the foundries define that, it becomes easier for the customer, and it becomes easier for us when we are developing a product. Second, if you’re building dies from different places, and you take one from some provider and IP from another provider, and they’re all in different technologies, just representing them in a single database or in a single format — say you have something at 120nm and something at 5nm — is a challenge. How do you represent metal one and all these technologies inside the database correctly? And then, how do you place them when you’re trying to do connectivity management or risk-based analysis? There is still room for improvement for all EDA vendors. We need to be able to put a homogeneous database together that can represent different multiple technologies. And we also need a full, clear, start-to-finish sign-off flow for different styles of stacking. It’s not standardized yet, so for initial field test chips and for field design, people will come up with their own ways. There will be a lot of over-design to make sure the 3D stack is working. That’s one thing we can improve on — to make methodologies specific to 3D stacks so you can reduce the margins. And if you know a design is going into a stack, then you can optimize it even further.

拉森:该行业可能会继续使用当前的签字流程，但它们正在进行调整，因此如果你有多个模具，它们将被检查为遵循现有签字流程的单个模具。与未来晶体管堆叠技术相比，现在这可能不是一个值得关注的问题。当我们深入到这个层次时，我们可能需要更多地重新审视工具链。但是签名流程，就像他们今天所站的那样，实际上对我们所看到的那种设计工作做得很好。我同意需要某种统一的数据环境——这种数据管理环境可以确保您能够理解所有单独的技术，并将其视为一个整体，这样您就可以可视化整个堆栈，包括不同的技术。大多数处理这些事情的客户都在寻找更好的设计管理，将整个设计整合为一个。

金:对于3d - ic，客户有太多不同的要求，我们很难跟上，部分原因是它变化得太快了。这对我来说是最大的挑战。以前，我们可以很容易地计划两年后的情况。今天，你和一家铸造厂交谈，第二天就有了新的要求。一切都进展得很快。单就其本身而言，这是非常具有挑战性的技术。这里有分析和签字，还有规模的挑战。如果你看建模，我们是否很早就准备好建模了?模型能缩放吗?你能把晶体管模型一直传递到系统层面吗? We’re trying to solve that now with the foundries, which are trying to keep up with what the designers are demanding. But they often they fall short in understanding all the requirement from the customers because they are not designers. For us it’s important to talk to the foundry, as well as customers who are actually taping out 3D-ICs. And it’s important to talk to the people developing dies number one, two and three, which may involve different companies. Even within the same company, you may have different designers.

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