中文 英语

金色签收ECO为最后一英里电子设计关闭


电子设计开发人员非常讨厌出现在项目进度后期的迭代、资源密集型任务。由于竞争,大多数工程师都承受着巨大的上市时间(TTM)压力,同时被告知他们必须最小化项目和终端芯片的成本。此外,他们正在努力满足更严格的功率、性能和面积(PPA)要求。»阅读更多

在逻辑上堆叠内存的挑战


专家:Semiconductor Engineering坐下来讨论3D-IC所需的设计工具和方法的变化,与Ansys 3D-IC总监和产品专家Sooyong Kim;Synopsys产品营销总监Kenneth Larsen;Siemens EDA高级包装解决方案总监Tony Mastroianni;Cadence公司产品管理组总监维奈·帕特瓦汉……»阅读更多

基于ML的路由拥塞和延迟估计在Vivado ML版


FPGA物理设计流程为机器学习CAD (MLCAD)提供了一个令人信服的机会,原因如下:•机器学习解决方案可以批量应用于设备系列。•有一个巨大的数据农场,可以从设备模型和广泛应用程序的设计数据中获得。•有一个单一的流线型设计流程,可以被仪器化、注释和quer…»阅读更多

ML在EDA中的应用


由于数据密度和复杂性的增加导致数据量的增长,机器学习对于设计芯片来说越来越重要。Xilinx的AI产品营销总监Nick Ni研究了为什么机器学习在高级节点上越来越受欢迎,它现在在哪里被使用,未来将如何使用,结果的质量与ML相比如何,以及什么是…»阅读更多

较低进程节点驱动定时退出软件演进


设计复杂性的急剧上升导致了一系列新的签字挑战,影响了可预测地满足PPA目标的能力。更小的技术节点和更大的设计尺寸导致了弯角和模式的数量呈指数级增长,从而导致了更长的停机时间。此外,更大的设计尺寸需要大量的计算资源来计时退出。我…»阅读更多

较低进程节点驱动定时退出软件演进


设计复杂性的急剧上升导致了一系列新的签字挑战,影响了可预测地满足PPA目标的能力。更小的技术节点和更大的设计尺寸导致了弯角和模式的数量呈指数级增长,从而导致了更长的停机时间。此外,更大的设计尺寸需要大量的计算资源来计时退出。我…»阅读更多

仿真中多周期路径和假路径的早期验证


时序闭合是芯片开发过程中的关键步骤。设计的性能和时间必须得到验证,任何违规行为都必须进行调查和解决。这包括定时异常的规范和验证。本白皮书主要关注错误路径和多循环路径,使用Synopsys设计约束(SDC)来指定这些例外情况,以及“……»阅读更多

分布式设计实现


Synopsys的研发部门总监PV Srinivas谈到了更大的芯片和日益增加的复杂性对设计效率的影响,为什么分治方法不再那么有效,以及如何减少需要考虑的块数量,以实现更快的时间关闭和更快的上市时间。»阅读更多

低功率满足7/5nm变异性


与功率相关的问题开始与7/5nm工艺变化发生冲突,使计时闭合更加困难,并导致由意外错误和低功能良率引起的再自旋。在高级节点上,可变性变得尤为麻烦,造成这种可变性的原因有很多。其中一个关键问题是制造过程,这可能会受到各种因素的影响。»阅读更多

时机至关重要


如今先进的16/7nm系统级芯片(soc)在追求更低功耗的同时,面临着越来越多的变化。当晶体管的尺寸按照摩尔定律继续缩小时,阈值电压无法缩放。这导致了广泛的定时变异性,导致定时关闭困难,设计重新旋转和低功能良率。了解如何ANSYS路径FX与其独特的变化…»阅读更多

←老帖子
Baidu