标签:定时关闭

在专用集成电路中实现eFPGA时序闭合
通过阿洛克认可- 2018年10月4日-评论:0

当我们还是小孩子的时候开始上学，我们学到的第一课就是如何分享，紧接着就是不要拿着剪刀跑。Achronix系统工程高级总监Kent Orthner在6月份的设计自动化会议上讨论了共享也是嵌入式fpga (eFPGAs)关闭时间的关键。使用eFPGA，例如Achronix的Speedcore IP，……»阅读更多

使用Speedcore eFPGAs实现ASIC时序闭合
通过Achronix- 2018年9月5日-评论:0

Achronix的Speedcore eFPGA IP允许公司在其ASIC中嵌入可编程逻辑结构，向最终用户提供在现场部署后修改或升级ASIC功能的能力。这种灵活性极大地扩展了ASIC可以提供的解决方案空间，因为它可以更新以支持不断变化的标准和算法。时间封闭是…»阅读更多

技术讲座:芯片上的变化
通过埃德·斯珀林- 2018年3月1日-评论:0

Achronix系统工程副总裁Raymond Nijssen讨论了7nm和5nm的片上和工艺变化，嵌入式fpga的作用，以及如何降低边际和悲观设计。https://youtu.be/LQnw_3H9soQ»阅读更多

7/5nm定时闭合增强
通过安Mutschler- 2018年1月25日-评论

在7/5nm处，计时闭合问题的规模越来越大，过去通常被认为是次要的问题不再可以忽视。时序闭合是任何芯片设计的重要组成部分。该过程确保通过设计的所有组合路径满足必要的定时，以便它可以在指定的时钟速率下可靠地运行。时间关闭没有明显改变…»阅读更多

可以从设计中删减什么?
通过安Mutschler- 2017年2月9日-评论:0

长期以来，把所有东西都放进芯片的做法，正逐渐被关注哪些东西可以留在芯片之外的做法所取代。这种转变发生在从最初设计到实现的各个层面。多年来，我一直试图用内存和逻辑填满一块硅片上的每一平方纳米空间，从那时起，[getkc id="26" kc_name="晶体管"]的数量翻了一番……»阅读更多

7nm的路由信号
通过埃德·斯珀林- 2017年2月9日-评论:0

[getperson id="11763" comment="Tobias Bjerregaard"]， [getentity id="22908" e_name="Teklatech's"]首席执行官讨论了7纳米及以上设计的挑战，包括功率完整性，如何减少IR下降和时序问题，以及如何提高扩展的经济性。SE:设备规模化还能走多远?Bjerregaard:你应该这样看[getkc id="74" comment="Moore…»阅读更多

技术讲座:定时关闭
通过埃德·斯珀林- 2016年12月29日-意见:0

Arteris的George Janac谈到了先进芯片的时序关闭问题，以及为什么这个问题十年来第一次再次出现。增加更多的功能和更多的功率状态使得设计10nm和7nm芯片变得更加困难。»阅读更多

时间关闭问题再次浮出水面
通过埃德·斯珀林- 2016年12月7日-评论

由于更多的特性和功率模式，工艺变化和其他制造相关的问题，时序关闭再次成为10nm和7nm工艺的主要挑战。虽然与时间相关的问题与半导体复杂性的上升大致相关，但它们往往以波的形式产生问题——大约每十年一次。在soc中，时序闭包问题已经产生了整个方法……»阅读更多

如何减少时间问题
通过库尔特·舒勒- 2015年12月22日-意见:0

随着芯片变得越来越复杂，时序闭合已经成为当今设计工程师面临的一些最棘手的挑战。这一步需要越来越多的时间来完成，并显著增加设计成本和后端进度风险。线延迟主导晶体管开关延迟构建高性能现代cpu需要流水线来实现高频率。我…»阅读更多

拆除前端和后端团队之间的墙
通过库尔特·舒勒- 2015年6月25日-评论

随着片上系统设备复杂性的增加，设计团队和组织必须重新检查他们如何相互协作以提高生产力。在这个方向上迈出的一大步是弥合前端设计过程和物理后端设计过程之间的鸿沟。我们通常把这称为一堵比喻的“墙”，但实际上……»阅读更多

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