定时关闭问题重现

定时关闭再次成为一个重大的挑战在10纳米和7纳米由于更多的功能和权力模式,增加过程变化和其他生产方面的问题。

虽然timing-related问题大致相关半导体不断增长的复杂性,他们倾向于生成问题waves-about每十年一次。在soc,定时关闭问题引发了整个方法,他们创造了许多新的工具和功能需求设计流程。最后增强和糊涂事一直控制这些问题自130海里,当铜互联首次引入。

但新的挑战出现超出当前的工具和方法的能力。其中包括:

•的延续摩尔定律已经打开门更多的功能,所有这些都需要共享资源,如内存和I / O。许多使用长连接在一起,薄电线。
•电力和热力问题迫使设计团队看多个选项,包括multi-die包装、芯片,包装和董事会可以影响整体吞吐量和力量,进而影响计时。
•多种模式,过程的可变性和其他生产方面问题正在影响计时。迫使设计团队处理这些问题更早的流,或风险收益率和可靠性问题。

更多的地区,更多的功能
收缩功能创造了更多的空间在相同的死,和一个典型的智能手机是一个很好的例子,究竟有多少可以挤到一块硅今天。其中的一些特性,比如全球定位系统中,作为单独售出设备几个流程节点前。移动到PCB是第一步,但移动到一个SoC极大地降低了成本,提高了整体性能。

可能看起来像一个简单的解决方案有一些关键的特性。然而,这种方法已经重复很多次,将设备或芯片转换成IP模块或子系统,它现在需要复杂的布图规划和路由连接所有的记忆和彼此。长的电线,电线的直径小。结果在RC延迟,增加所需的电力驱动信号,以及更多的热量和其他一些生理效应,可以扰乱电信号。

“如果你超过一定的两个“诱导多能性”之间的距离,然后加中继器,或管道这些信号,保持操作以同样的速度,”查理Janac说Arteris董事长兼首席执行官。“否则IP的驱动力量是不够的。在90/65/45nm这是好的,但在28 nm距离更长了。最重要的是,电压下降到0.5伏特。相对阻力增加了。”

他说,finFETs可能有多达6000管道和60时间参数。“你必须自动化。我们有一个客户拒绝做一个产品评论,他们无法关闭时间。损失是巨大的。他们损失了2亿美元。”

集成更多的功能提出了其他问题。

“只有这么多的逻辑可以补习之间失败,”比尔Neifert说模型技术主管部门。“你需要设计和配置更改见面时间,但在每一个新的节点你曲柄的电压下降,加速了一切,并添加更多的功能。不过,这不仅仅是节点。这也是每一代的设计。即使在同一节点的人花很多时间设计吞吐量。”

多少可以提前从一个设计变化很大,从一个公司到另一个,甚至从一个设计团队,下一个在同一个公司。但有几个共同的挑战,需要解决。

“定时关闭主要是解决两个challenges-frequency需求和布图规划需求的过程,“Rajesh Ramanujam说,产品营销经理NetSpeed系统。“频率挑战本身大致可以分为快速时钟和不同时钟域之间的交互,而布图规划需要来自硅资源需求和物理设计迭代周期。从布图规划的角度来看,这将需要前端架构勘探和设计工具从早期的平面图,导入数据的挑战,因此占建筑自动化过程的一部分。结合综合和物理自动化,这将提供一个整体system-automated解决方案。布图规划的另一个方面是线路拥堵。”

Ramanujam说处理这种复杂性的第一反应就是将一切成更易于管理的部分。虽然这工作很好,年长的节点,在soc块的数量激增。芯片制造商报告多达100个独立IP模块和子系统,通常运行在不同的时钟频率和经常使用不同的方法开发。

“一个团队可能提供连贯的子系统使用计时方法X,而使用的内存子系统方法论Y,”他说。“地板计划不是一件容易的工作,因为几乎每一个组件想告诉其他组件。“分而治之”的方法并不能解决这个问题。它把所有的负担互连需要连接这些子系统对性能没有影响。相干添加了一些其他功能检查点数据的路径,而不是单独解决问题,这个问题必须看作为一个整体,需要身体清楚连贯的IPs。这与其说是实际问题变得更糟,但更重要的是,解决方案必须是可伸缩的。”

电力问题
能力中发挥着越来越重要的作用。吞吐量、信号完整性和各种操作模式都是复杂的编织在一起,以权力为主线。他们可以影响定时关闭。

“定时关闭是一个巨大的挑战,但实力闭包是与它,”Mike Gianfagna说eSilicon营销副总裁。“预算紧缩和更先进的设计,你有finFETs通道长度较短。更根本的问题是,你有很多的IP和越来越多的IP从越来越多的供应商。一些供应商很小,有些大,有些尖端。所以现在你需要找出正确的操作点,正确的IP,影响时间和力量。”

并不是所有的IP块具有相同的方式,,它可以影响不同的操作模式。

“在实现中,是很正常的工作只有一个子集的主导功能模式,”伯纳黛特特•默特尔就其中说,高级产品营销经理Synopsys对此的黄金时段套件。”但在生态定时关闭和时机的签收,设计师想要验证所有的操作模式与预期的过程中,电压和温度的角落。在静态时序分析(STA)说话,您需要验证的所有模式的反对签署的所有过程角落的设计时间。写作时间限制来代表所有预期的操作模式是时间分析的范围之外,但在实现和STA工具可以贡献是通过压缩可用的操作模式分成最小的一组独特的模式,还反映出目标功能。这包括,但不限于,总是,或睡眠或待机状态。constraint-merging过程可以有效地自动化的工具,了解STA解释时间限制,从而约束可以被压缩,没有忠诚的损失。当工具做压缩模式的核心计时引擎也定时关闭流,它可以提供信心,使用压缩的时间模式是安全的结果。”

没有短缺的方法来处理这些问题,以及大量的意见最好的办法。在某种程度上,这些差异取决于起点,这通常是由最重要的设计考虑。

“一般说来,最准确的方法分析设计是平的,没有层次结构的意义,”鲁本莫利纳说,产品管理主管签收时间节奏。静态时序分析的平面设计,就没什么差别了如果部分设计是否打开。能力是主要的挑战。能力挑战通常解决分层设计流块的设计优化的基于边界条件和更改的内部。这允许将多个块并行时间关闭。这可以通过阅读脚本块级优化设计和顶级的约束。”

不过,完成这只使用一个工具变得更加困难,因为几何图形缩小。

“能力影响到实现阶段的问题,因为一个完整的物理数据库需要更多的内存比时间数据库,“莫利纳解释道。“设计尺寸由今天的place-and-route工具都远低于预期的100比1 b细胞设计,预计在7海里流程节点设计。这个问题是加剧了计时模式和角落的数量需要分析。”

这个问题的一个方法是分离的特性,现在都集成到一个单一的SoC和连接高速互连。这种所谓的“先进包装”的方法从所有主要的芯片制造商,赢得青睐铸造厂,OSATs,但是它仍然不是无缝的。它会产生大量的问题而言,定时关闭,尚未完全文档化和自动化,因为许多这些互连技术是新的。

与异构集成”,你需要一个multi-physics分析循环,”Andrew Kahng说,计算机科学和电子工程教授在加州大学圣地亚哥分校。“包括定时、IR降,工作负载,和热。与异构集成体系结构再平衡是有可能的。”

后端和前端
并不是所有的这是手中的设计团队和架构师,虽然。光刻似乎从芯片设计阶段还有很长的路要走,但需要多个模式最先进节点规定的形状和布局设计在设计阶段。如果它不能印刷,那么不管时机在模型工作。

“Pre-SADP(自对准双模式),你会制造每一层不同,”Andy innes说,首席架构师对产品部署导师图形。“现在,当你制作层,一半的电线在一个步骤,在另一个的一半。“甚至”跟踪,然后你适合它们之间的“奇怪”跟踪新一层的沉积。时间特性是不同的,可以影响不同层次。”

增加过程的可变性会影响时间关闭,。变异性是占了工具,但变异性降低公差的每个新流程节点而变化上升。通常,已经处理额外的电路,或保证金,但这种方法并不在先进工作节点功率和性能,因为它可以影响的主要原因是两个公司从一个节点迁移到下一个。

这导致增加限制性设计规则,已蔓延到先进的半导体有一段时间了。他们已经成为关注的少的原因在过去的十年中,公司在前沿节点生成大量足够的芯片厂愿与他们在更多自定义布局。随着手机市场趋缓,主流推动28 nm,或22纳米FD-SOI规则变得更加严格的芯片制造商。

“过去,你能做的地方,路线和干净,它不会影响定时关闭,“说Sudhakar Jilla,集团营销总监导师的集成电路实现。“10 nm和7海里,我们从双模式SADP(自对准双模式)。现在你有违规处理周期。SADP增添了更严格的规定。但是有两个不同的层,钢筋混凝土可以是不同的,这取决于上下文。这意味着路由器需要做适当的作业层。”

给工程团队更灵活地设计这些芯片,然而。

“你必须建立一个有用的平面布置图,“说Arteris Janac。“你需要避免的几何图形和奇怪的形状,留下足够的通道空间。一个标准的SoC不会解决每个人的问题。但是对于普通SoC,它也需要三个月手动添加管道,如果它不工作,你需要再次这样做。需要互连变化,它会导致保险设计互连,进而导致延迟增加,力量和区域。当你完成所有的,你有巨大的块,它把定时关闭。”

新市场,新机会
随着越来越多的设备连接在一起,定时关闭呈现出新的意义。曾经只是一个普通的一步设计流程不仅仅是在安全性至关重要的系统,比如买一辆汽车,或连接工业体系。一辆车即将碰撞和其他对象或汽车实时做出反应,和时间需要工作完美地实现它。

类似的权衡复杂的soc高级节点。事实上,一些同样的soc的可能用于汽车将用于其他机器学习和人工智能应用程序,和时间在这些系统可能非常复杂。

“有一个巨大的影响增加的功能模式定时关闭验收阶段的设计,“说Synopsys对此特•默特尔就其中。”它可以增加时间场景(模式x角落),需要进行分析,然后关闭以满足时间和申报准备tapeout设计。这可以显著增加的成本审核,周转时间在分析和生态定时关闭运行时,和机器资源要求及时完成运行。设计经理必须决定花时间和资源来分析所有可能的组合功能和测试模式和过程的角落是全面的时机确认签收,或选择只有一个子集的运行模式和角落。”

结论
定时关闭是一个日益严重的问题在尖端的节点,它仍将是麻烦无论芯片制造商继续收缩特性或转向先进包装方法。有更多的功能来处理,制造更多的问题,更多的交互驱动和影响力量。

结果可能是新工具的结合,增强工具和新的方法,由前端的设计一直到制造业。关闭时间是一个很好理解的问题,但每十年左右就这么复杂,它超过了系统和方法实施来解决它。10 nm和7海里,不会面临的唯一挑战设计团队,但它确实一个将在未来几年需求越来越多的关注。

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移动到下一个过程的经济学和福利节点不那么明显了。
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随着行业推测大约5海里,下面,周围节点收缩问题依然存在。