硅铸造业务正在升温,厂商继续增加16 nm / 14 nm finFET的过程。同时,他们相互比赛船下一个技术roadmap-10nm和7海里。

但风景是复杂的,每个供应商都采取了不同的策略。三星,计划船10纳米finFET技术到今年年底。公司将专注于10 nm现在,尽管它也在研发正在7海里。

相比之下,台积电将在2017年初进入10 nm生产,2018年7海里将船。台积电将10 nm节点和短是强调7海里。

与此同时,英特尔将进入10 nm生产到2017年中期,7海里定于2018年或2019年,消息人士说。此外,GlobalFoundries也将在混合7海里。

基于这些时间表和其他因素,铸造的客户可以迁移到这些高级节点面临一些艰难的决定。最初,客户可能会问自己的一个基本问题:它更有意义迁移到10 nm或7海里。还是他们两个吗?

随着时间的推移,oem厂商将接受10 nm和7纳米芯片。但大多数铸造客户没有资源去追求这两种技术,所以他们必须权衡自己的选择,做出正确的选择。以下是客户的主要途径:

•从16 nm / 14 nm迁移到10纳米。
•直接跳过10 nm和移动7海里。
•做10 nm和7海里。
•在16 nm / 14 nm。

另一个想法是考虑2.5 d堆死或扇出包装。

这些排列也复杂的28 nm。如果28 nm客户可以负担得起,他们会搬到16 nm / 14 nm,或许超越。22纳米FD-SOI是另一个选择。当然,如果他们不能迁移,他们将留在原地。

“这将是一个有趣的岔路口对许多消费者来说,“说开尔文低,铸造营销高级总监三星半导体。“有一些公司,尤其是大公司,这将使用铸造厂介绍的每一个节点。绝大多数的后退一步,评估是否正确的成功秘诀。我们开始看到很多小到中型供应商今天跳节点。”

对于前沿铸造客户,这是一个复杂的决定和10 nm和/或7海里去。例如,10 nm和7海里都是基于按比例缩小的版本今天finFET的晶体管。但是这些节点的定义是模糊的,而且不是所有10 nm和7纳米技术是一样的。

理论上,7提供更好的性能比10 nm。但预计10 nm船来得比7海里。

事实上,有许多的权衡。当然,成本是一个重要因素。说:“一切经济学通常是由马特•Paggi先进技术的副总裁GlobalFoundries。

事实上,它设计一个7纳米系统级芯片成本2.71亿美元,大概是9倍的成本设计一个28 nm制程设备,根据Gartner。“不是很多人能负担得起(设计芯片10 nm和7海里),除非他们有一个高容量的跑步者,可以看到投资回报,”塞缪尔·王说,Gartner的分析师。

花费2.71亿美元来设计一个7海里SoC。

它也太贵了在10纳米,错误的选择7海里。作出错误的选择可能是灾难性的。

帮助铸造客户获得领先,半导体工程采取了看各种权衡10 nm和7海里。

权衡
不久前,这是一个简单和廉价的努力从一个节点迁移到另一个。但动态似乎在16 nm / 14 nm,当铸造供应商介绍了前沿finFET晶体管设计。

FinFETs解决了短沟道效应,瘟疫尖端平面设备。finFETs,电流的控制是通过实现一个门上的每个鳍的三面。

虽然finFETs保持行业的扩展路径,问题是,越来越少的铸造厂客户可以负担得起的技术。总的来说,平均14 nm芯片是集成电路设计成本约8000万美元,而3000万美元28 nm平面设备,根据Gartner。

对大多数人来说,28 nm适合许多应用程序。“28 nm甜点很长一段时间,特别是对于成本和有正确的电源性能的能力,”三星的低。

不过,有一个庞大的客户基础,将迁移到16 nm / 14 nm和超越。但在16 nm / 14纳米的早期阶段,铸造供应商在他们的收益率。集成电路设计师面对双模式的问题在那个节点。

不过,最近16 nm / 14 nm收益率有所改善。“现在,较少关注双模式的不确定性,”低。“所有这些已经消失。”

今天,16 nm / 14 nm过程更成熟,助长了技术的更广泛应用。“我们正在观察14 nm节点可能成为很长一段,“低说。“不仅有移动和消费者享受福利的人14 nm finFETs,但是网络和服务器的客户,。”

“14 nm可能成为一个节点”。

在16 nm / 14 nm坡道,铸造厂现在推10 nm和7海里。但毫无疑问,客户在这些节点面临一些严峻的挑战。首先,有一些混淆10 nm和7海里。

“不是所有10纳米技术是相同的,”马克·波尔说高级研究员和英特尔的流程架构和集成主管。“现在变得明显,其他公司称之为“10 nm的技术不会像英特尔的密集10纳米技术。我们希望别人叫“7海里”将接近英特尔10纳米技术密度。”

它并不总是这样的。传统上,芯片制造商扩展关键晶体管规格0.7 x在每个节点。反过来,这大约双打每个节点的晶体管密度。

英特尔继续按照这个公式。16岁/ 14 nm,其他人从密度的角度偏离了方程。例如,铸造供应商引入finFETs 16 nm / 14 nm,但它包含20 nm互连方案。

从技术上讲,铸造厂不介绍finFETs在一个完整的节点(14海里),而是在一个节点的一半。台积电,称之为16 nm。

不过,铸造厂找到一种方法,为他们的客户提供价值在16 nm / 14 nm。“铸造厂不固定在场上坚持0.7倍缩小每个节点,为他们的客户提供一些组合,性能、面积和成本效益half-node节奏,”Mike Chudzik说高级战略规划主管应用材料。

还有其他偏离路线图。例如,技术的复杂性导致节点的节奏从历史两年模式扩展到约2.5年,分析师表示。

考虑到这些问题,客户必须解决之间的权衡各种铸造供应商10 nm和7海里。和之前一样,他们会看传统metrics-performance,权力,面积扩展,时间表,和成本(PPASC)。

决定选择一个另一个也取决于产品需求的过程。说:“每一个过程都有不同的权衡马克·刘是台积电的总裁兼ceo。“这还取决于过程的时机。”

对许多人来说,这涉及到成本。10 nm芯片,设计成本需要1.2亿美元,加上60%的嵌入式软件。相比之下,设计总成本大约是2.71亿美元7纳米芯片,根据Gartner。

“这将芯片设计者约500年左右推出一个中档7海里SoC生产,”Gartner的王说。因此,一组50名工程师将需要10年完成tape-out芯片设计。相比之下,可能需要300 engineer-years推出一个10海里设备,200年14 nm,根据Gartner和100年28 nm,。

成本,旁边有其他麻烦天边,PPASC方程分解10 nm和7海里。摩尔定律”,因为坏了,你不再获得收益在各领域的同时,将下一个节点,每一个铸造厂客户将有一个不同的策略,这取决于参数是最重要的是,“根据源在一个大客户,他要求不透露姓名。

一般来说,客户可以沿着两条路径之一10 nm和7海里,消息人士称。第一个路径是基于权力的结合和性能。第二个是基于成本。

电力/性能路径为客户直接从16 nm / 14 nm迁移到10纳米。这些客户需要在每个节点,以应对新的芯片产品快速设计周期,如智能手机和个人电脑。这组包括微处理器和应用处理器供应商。苹果、英特尔、联发科、高通和三星都属于这个人群。

然后,有成本驱动的决定。这是铸造的顾客可能体积较低的产品。他们在10 nm可能无法收回投资。所以,他们更有意义跳过10 nm,搬到7海里。

一些FPGA供应商这一阵营。IDMs和铸造客户开发10 nm也搬到7海里。

还有另一种方式来看待各种场景。“这将是完全一样的20海里。20 nm节点是一个过渡。它只提供几个客户,”Gartner的王说。

“10 nm将相当于20海里。客户使用前20 nm将最有可能使用10 nm,”王说。“客户跳过20 nm,直接到16 nm,最有可能做同样的事情。他们将跳过10 nm和7海里去。”

总之,同时IDMs和铸造客户将船芯片在几个不同的节点。“芯片制造商针对不同的应用程序和服务不同的市场有不同的策略在采用这些先进节点,”杨说,全球产品小组的首席技术官林的研究。

“10 nm预计将增加在未来12个月内开始,和7海里正全速发展,”潘说。“开发成本上升和增加成本的设计从一个节点迁移到下一个,我们期待更多的重叠节点随着行业试图最大化回报投资在每个节点。芯片制造商针对不同的应用程序和服务不同的市场有不同的策略在采用这些先进节点。”

10纳米是什么?
不过,决定并不是那么简单。事实上,有两个思想流派在10 nm和7海里。一个阵营说,10 nm将一个健壮的节点,而另一些人说7海里将成为主导节点。

三星在第一阵营。“我们看到10 nm节点作为一个非常健康的。它可能会被广泛采用。它有权PPASC,”三星的低。“我们看到一个不需要冲进7海里。7海里必须正确地定义,考虑到成本。”

根据三星的官员,193 nm浸没式光刻技术和多模式将延伸到至少10纳米。与模式技术,铸造客户和IDMs可以开发的具有成本效益的集成电路设计在10纳米。

但是在7海里,光学和多模式过于复杂和昂贵的,至少根据三星。所以要7海里成本有效,等待EUV更有意义。在理论上,EUV可以简化模式的过程。

“EUV已经延迟了很长一段时间。在此期间,193海里浸泡半导体行业的主力,“添加Seong-Sue Kim技术在三星半导体研发中心的工作人员。“但在7海里,情况是不同的。当然,193海里浸泡(高级)技术,但问题是成本。情况我们需要EUV。”

然而,台积电,有一个不同的策略。“(台积电)也积极开拓10 nm,”Gartner的王说,“但10 nm并不视为主要由台积电技术。他们其实是在大力推广7海里。”

铸造供应商,与此同时,保持10 nm规格接近背心。一般来说,一个10 nm finFET将包括常见的特性,如铜互联和high-k /金属门。它将利用193海里浸泡和多个模式。

目前,10 nm将船到年底,大约提前一年7海里。10 22%的速度比16 nm / 14 nm。

有一些缺点10纳米。“我相信几个关键客户看着10 nm过程提供的台积电和决定最好将等待7海里的解决方案,”Joanne Itow说,分析师Semico研究。“10 nm不会得到足够的改善而所需的所有的时间和金钱。”

还有其他的权衡。台积电将从2 d布局方案16 nm 1 d技术在10纳米。一维布局更容易使工厂,但是需要更多的限制性的设计规则。

其他人可能遵循的二维布局路径在10纳米。这种技术很难使工厂,但它使一个更灵活的设计环境。

“通过16 nm,所有的铸造方法多模式非常相似,”David Abercrombie说项目经理高级物理验证方法导师图形。“从10纳米,这些方法已经背离了。

相应地,特定类型的检查,颜色要求,误差可视化和设计考虑它们之间是不同的。”

7纳米是什么?
10 nm 7海里有一些利弊。7到16 nm / 14 nm相比,纳米提供速度提高35%,减少65%的力量,和3.3 x密度提高,根据Gartner。

基于PPASC指标和cost-per-transistor曲线7海里看起来像一个更好的选择,至少根据一些。“总体而言,我们看到金融方程很紧了大多数客户在10纳米,“GlobalFoundries Paggi说。“7海里,对于大多数客户的大部分市场,似乎是一个更有利的金融方程。”

有10 nm的余地,至少对于某些应用程序。“但最大的部分市场,我们发现7海里的经济学足够引人注目,“Paggi说。“在10纳米,边际。

“(7海里)带来了很多更大的经济效益,”他说。“在大多数情况下,你将不得不花费超过了设计成本。有权力优势以及更长的电池寿命。”

不过,7海里提出了重大挑战。10 nm 7海里finFET的扩展版本。最初,芯片制造商希望插入极端紫外线(EUV)在7纳米光刻技术。但是不太可能EUV相交的早期7海里,这意味着芯片制造商必须使用复杂的多个模式计划节点。

这一切意味着什么集成电路设计师10 nm和7海里?“这些节点首先引入约束和检查三,四litho-etch基础和自对准double-patterning基础流程,“导师的Abercrombie说。“所以设计师需要学习这些新概念和相关检查。此外,还有更多的约束布局发展的一般趋势。有一种普遍的走向跟踪和基于网格的布局形式。预计这一趋势增加前进。”

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