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标签:地点及路线

针对高级finfet全定制电路的基于区域布局的自动布局生成器(UT Austin/NVIDIA)
通过技术文件链接- 2022年12月15日-意见:0

一篇题为“AutoCRAFT:高级FinFET技术中定制电路的布局自动化”的技术论文由德克萨斯大学奥斯汀分校和NVIDIA的研究人员发表。“本文介绍了AutoCRAFT，一种自动布局生成器，针对高级finfet全定制电路的基于区域的布局。AutoCRAFT使用专门的地点和路线(P&R)算法来处理各种设计缺点…»阅读更多

向小芯片进军
通过埃德·斯珀林和凯伦·海曼- 2022年12月15日-意见:0

在最先进的工艺节点上开发单片芯片的时代正在迅速缩短。几乎所有在设计前沿工作的人都在寻找使用离散异构组件的某种类型的高级封装。现在的挑战是如何将整个芯片行业转变为这种分散的模式。这需要时间，精力，以及大量的现实。»阅读更多

为什么计算的变化会推动掩模的变化
通过埃德·斯珀林- 2022年10月18日-评论:0

D2S首席执行官Aki Fujimura与Semiconductor Engineering讨论了基于芯片密度增加的计算的巨大改进，以及为什么在掩模上打印曼哈顿形状不再足以每次都打印具有可预测可靠性的高性能器件。他解释了为什么EDA物理设计中的不连续为打印曲线形状打开了大门…»阅读更多

ECO不应代表延长质疑令
通过Manoj查柯- 2022年8月25日-评论:0

有句老话说，前90%的任务占用了90%的时间，剩下10%的任务占用了剩下90%的时间。在芯片开发中，设计-签收闭包已成为其中一项任务。理想情况下，当设计已经放置和路由(物理实现)时，执行时间和其他指标的最终分析，并向t发出工程变更命令(ECO)文件。»阅读更多

克服动态IR-Drop日益增长的挑战
通过PV斯- 2022年3月24日-意见:0

红外降噪一直是芯片设计中的一个问题;当电流在任何电阻下沿任何路径传播时，电压会降低。欧姆定律可能是每个电气工程师要学习的第一件事。但是，近年来，与IR-drop(有时称为电压降)相关的挑战已经大大增加，特别是随着电路swi /ground电网中的动态IR-drop。»阅读更多

为3d - ic做准备
通过埃德·斯珀林- 2022年2月16日-评论

专家:Semiconductor Engineering坐下来讨论3D-IC所需的设计工具和方法的变化，与Ansys 3D-IC总监和产品专家Sooyong Kim;Synopsys产品营销总监Kenneth Larsen;Siemens EDA高级包装解决方案总监Tony Mastroianni;Cadence公司产品管理组总监维奈·帕特瓦汉……»阅读更多

在逻辑上堆叠内存的挑战
通过埃德·斯珀林- 2021年12月22日-意见:0

专家:Semiconductor Engineering坐下来讨论3D-IC所需的设计工具和方法的变化，与Ansys 3D-IC总监和产品专家Sooyong Kim;Synopsys产品营销总监Kenneth Larsen;Siemens EDA高级包装解决方案总监Tony Mastroianni;Cadence公司产品管理组总监维奈·帕特瓦汉……»阅读更多

移动左P&R与设计签收填补更快，更准确的tapeout
通过斯Velivala- 2021年12月9日-意见:0

位置和路线(P&R)工程师一直在寻找优化设计流程的方法，以确保设计满足其设计功率、性能和面积(PPA)目标，同时还能在截止日期前完成设计。Calibre RealTime数字接口的引入使得Calibre nmDRC和Calibre nmDRC Recon设计规则检查(DRC)验证在P&R过程中可用。»阅读更多

Aprisa低功耗soc的位置和路线
通过西门子EDA- 2021年11月10日-意见:0

Aprisa数字设计软件帮助设计师解决低功耗设计的许多挑战。Aprisa是市场上最灵活的IC位置和路由工具，它接受所有行业标准电源格式，与第三方签收工具具有良好的相关性，并且易于安装、设置和使用。有效的技术和令人印象深刻的可用性，Aprisa软件确保cos…»阅读更多

在P&R中，根据需求签收的DRC及时进行记录
通过西门子EDA- 2021年7月28日-意见:0

即使设计公司在每个模具上封装了更多的器件，设备的物理特性也变得越来越复杂。将这些特性与越来越苛刻的芯片功率、性能和面积(PPA)目标相结合，不仅会提高资源利用率，还会对现有的工具/流程/技术提出挑战。在P&R中添加按需签收质量的DRC验证…»阅读更多

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