为什么ECO成为设计签收的主导因素。
有句老话说，前90%的任务占用了90%的时间，剩下10%的任务占用了剩下90%的时间。在芯片开发中，设计-签收闭包已成为其中一项任务。理想情况下，当设计已经放置和路由(物理实现)时，执行时间和其他指标的最终分析，并向物理实现(布局)工具发出工程变更命令(ECO)文件，以进行最后的调整并纠正发现的任何问题。这个过程在较老的技术节点的设计中运行良好，但近年来已经失效。
随着项目转移到高级节点，ECO任务经常通过物理实现进行大量的迭代，需要大量的手工工作来获得终止的机会。ECO挑战消耗了资源，并在芯片应该被封装的时候延长了项目进度。增加成本和推迟上市时间(TTM)是严重的问题，可能会危及项目和最终产品的可行性。
ECO成为设计签收中如此重要的因素有几个原因。一个关键因素是，由于7nm、5nm和3nm等更精细几何形状的物理效应，分析类型有所增加。时间仍然是第一个想到的度量，但动态和泄漏功率也非常重要。由于IR对时序的影响，动态和静态IR(电压降)分析变得至关重要。
其他检查包括时钟网络、金属层、区域、路由拥塞、可靠性、健壮性和处理过程变化的能力。所有这些优化通常都是按顺序运行的，ECO工具为改进结果提供了不同级别的支持。传统的ECO解决方案是在时序分析工具体系结构中构建的，用于优化时序闭包，当用于面积和时序闭包时，可能运行效率非常低，或者根本无法处理这些优化维度。
深亚微米设计的巨大尺寸和复杂性意味着为解决问题而运行的每一次分析和ECO优化都需要更长的时间，并消耗更多的计算资源。这种情况由于必须考虑的弯道或场景的数量而加剧。必须运行数十甚至数百个场景，随着进程的缩小，场景将增加到数百个。所有这些分析的结果是，在早期物理实现运行时报告了数百万个违规。处理这一庞大数字并推动趋同以将其降至零是经合组织面临的一项重大挑战。
每个ECO迭代循环(从实现到终止)的周转时间(TAT)也是一个问题。7nm设计需要2 - 3天，3nm设计需要4 - 6天，这是典型的TAT数字，需要100多个计算服务器同时运行所有场景。在大型设计中，一次完整的迭代可能需要长达两周的时间。每一次ECO传递都如此困难，这已经够糟糕的了，但通常需要数十次迭代才能实现收敛。
许多迭代的最大原因是数字实现工具和布局后签到检查之间缺乏相关性，特别是静态时序分析(STA)。时间感知的地点和路线在计算不匹配STA时不能快速收敛。在另一个方向上，ECO工具应该具有布局意识，以便将优化指令发送回位置和路线是适当的，并可能达到减少STA和其他分析步骤中的违规的预期效果。
在先进的技术节点上，ECO过程通常会消耗50%或更多的设计-关闭时间。因此，芯片开发人员迫切需要一种现代的ECO解决方案，它能更准确、更快地收敛。他们对这种解决方案的愿望清单很长。它们需要STA、ECO和物理实现工具之间的密切合作。eco必须在物理上意识到，这样优化指令才能在功率、性能和面积(PPA)方面产生最佳结果。地点和路由过程必须评估与签收STA结果完全一致的时间。
100%的相关性和可预测的结果是将ECO迭代次数减少到少数的关键，这是列表上的另一个高要求。每一次ECO运行都必须比今天的技术快得多，能够覆盖数千个场景，将尽可能多的场景合并到一次运行中，以节省时间和计算资源。ECO解决方案必须具有处理当前设计的高容量，能够在一天或更短的时间内运行数十亿个实例。ECO解决方案必须使用人工智能(AI)技术，为最佳PPA提供智能优化。
必须能够从设计的顶层运行块级eco，为多次实例化的块执行分层eco，并在需要时允许手动eco。高效且直观的图形用户界面(GUI)对于手动优化至关重要。还必须支持两级ECOs，因为一些设计人员在确定设计和金属层布线时固定基础层并开始硅制造。
解决方案必须能够处理finFET设计，其中设计收敛需要ECO意识的位置和路由规则。2.5D/3D设计正变得越来越普遍，因为设计师已经达到了他们在单个模具上所能做的极限。因此，现代ECO解决方案还必须能够执行多模具分析，并同时为多个模具的优化和关闭提供指导。
最重要的是，一个更好的ECO解决方案必须是准确的黄金终止。只有在统一的流程和工具中，才能实现快速收敛和设计闭合，而这些流程和工具完全了解彼此。芯片行业及其芯片开发商正急切地等待着答案。
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