技术预测:晶圆制程将持续到2040年

半导体在更多市场的大规模扩散，以及这些市场中的更多应用，预计到2030年，半导体行业的规模将超过1万亿美元。但在未来的17年里，半导体将远远超越数字，改变人们的工作方式、沟通方式，以及衡量和监测健康和福祉的方式。

芯片将成为使能引擎，需要对新技术、材料和制造工艺进行大规模投资，从领先节点到可以以新方式利用的成熟工艺。但如何继续建立它们，需要在每个制造和包装过程中进行实质性的改变。总的来说，这些创新可以分为四个不同的领域:

• 使模式更具成本效益;
• 通过新材料和混合键合实现更快的互连;
• 在运行测试晶圆之前，更好地模拟工艺和系统
• 高效集成不同的芯片功能，实现更小、更便宜、更快的电子产品。

规模化只是这个难题的一部分，但却是至关重要的一部分。“如果你看一下台积电、英特尔、IBM支持的三星和imec的路线图，他们都是摩尔定律的支持者，从5nm到3nm再到2nm，他们都有两年的进展。从单位销量(而非单位面积)的角度来看，你可以说，是的，我们仍遵循摩尔定律，”行业分析师迪安•弗里曼(Dean Freeman)表示。“还有很多跑道，可能会超过1纳米。”

这条跑道也是需要的。人工智能和机器学习已经出现在从智能门锁到汽车辅助驾驶的方方面面，这让人们对计算能力产生了无法满足的需求。imec CMOS技术高级副总裁Sri Samavedam表示:“随着训练模型的复杂性不断增加，拥有数十亿到数万亿的参数，计算需求每3.5个月就会翻一番，比摩尔定律快得多。”

处理所有这些数据只是计算的一部分。此外，还需要更密集、更紧密集成的内存、逻辑、射频、功率半导体以及用于汽车、计算和数据存储以及无线的传感器。麦肯锡的数据显示，到2030年，这些技术将占到所有行业增长的70%。

所有这些都需要更多的数据吞吐量，这反过来又需要芯片之间更快的吞吐量。混合键合，已经投入生产，用于图像传感器的晶圆到晶圆键合-很快将在闪存和HBM-将是实现这些异构组合的关键。它还可能催生出更强大、更经济的解决方案的新选择。Samavedam说:“随着SRAM扩展速度的急剧放缓，在最先进的节点上构建大型缓存是没有意义的。”在这种情况下，在已建立的节点上制造SRAM，并使用晶片到晶圆的混合键合将其连接到领先的处理器上，可能是最具成本效益的。

这种更智能、更高效的计算趋势也在改变晶圆厂和工艺工具的运作方式。实际上，制造机器的机器需要变得更聪明。“数据也越来越多地成为制造过程中的关键资产，”巴雷特·芬奇(Barrett Finch)表示林的研究．例如，我们的数据分析平台将数据智能与先进的等离子蚀刻功能结合在一起，提供先进的均匀性和蚀刻轮廓控制，以最大限度地提高产量和降低晶圆成本。”

设备公司也在针对特定的细分市场进行创新。例如，在3D NAND闪存中，层数持续增长，未来必须采用多个堆叠层，最终创建垂直的堆叠设备串。这些需求需要不断改进，从蚀刻工艺到更小尺寸和更高纵横比的工艺结构。

该公司高级技术人员兼技术总监罗伯特·克拉克(Robert Clark)表示:“当然，图样制作也变得越来越困难，特别是在层与层之间、字符串与字符串之间的对齐时，由于多层堆叠造成的压力和高阶扭曲。电话．

此外，该行业的运作方式也发生了变化。芯片制造商曾经在一系列节点上制造不同的芯片并进行销售，而现在整个电子生态系统需要一起工作来生产系统。“为了将异构芯片集成到一个通用封装中，我们确保从材料选择到设计到设备架构、集成和封装的所有内容都针对最终的最终应用程序进行了优化——我们称之为全堆栈方法。这意味着生态系统中的多个参与者必须合作。主教法冠Engenuity半导体联盟的执行董事。

但最引人注目的变化正在发生，因为先进的封装方法是设备性能的主要驱动因素。虽然这一趋势始于几十年前tsv和倒装芯片封装的突破，但多芯片封装开始从高端应用转向更主流的应用。

物质的变化
台积电、三星和英特尔继续追求3nm、2nm和1。X纳米技术节点，几个技术转变将发生在晶体管和封装层面的主流晶圆厂和装配线，并与新材料，工艺和数据分析相结合，以满足所有的路线图。

“对于未来需要高电压和高温度的应用，我们将需要从硅转向宽带隙器件，这已经在电动汽车、工业和消费应用中取得了进展，”Steven Hsu说联华电子．

大量的新材料正在研究中，其中一些已经开始投入生产。Techcet董事兼高级市场分析师Dan Tracy表示:“看看一些领先的逻辑和存储器制造商，我们预计在未来五年左右会看到新材料进入大批量生产，比如用于互连的钼。”“需要研究沉淀钌的前体，工具公司需要为这些新化学物质开发CMP和清洁工艺。”

该公司高级SiP产品开发副总裁Curt Zwenger表示，由于数据服务器的功率预算，组装和测试平台的关键驱动因素是消费类和移动产品的RF前端模块、电动汽车的电源包和协同封装光学器件公司．“协同封装光学器件将光学引擎和ASIC开关之间的电接口长度缩短至仅几毫米。此外，这解决了能耗降低的需求，并减少了从电信号中提取时钟和数据的相关延迟。”

光刻技术
光刻单元及其光刻胶轨道和计量工具的配套基础设施是晶圆厂的重点。晶圆制作完成后，会进入下一个步骤(沉积、蚀刻、离子注入等)，然后返回光刻来制作下一个掩模层，这个过程一直重复到晶圆离开晶圆厂。

模式与极端的紫外线(EUV)扫描仪才刚刚开始生产。“光刻技术的成本变得更加天文数字，所以每个人都必须变得更有创意，如何定义和设计他们的产品，”布赖恩威尔伯说，该公司产品服务多元化主管布鲁尔科学．“客户使用这些工具的时间有限，因此他们依赖于在ASML或imec进行的初始评估，他们现在才开始使用EUV工艺，以确定故障模式在哪里，以及材料的下一次修订应该是什么样子。”

随机缺陷是一种重要的失效模式。“人们经常谈论的随机性正在成为一个更大的收益率驱动因素，所以你必须在按层、按客户或两者兼而有之的过程目标方面做好所有其他事情。对于客户和供应商来说，流程集成更具挑战性，要有一种产品可以在特定的层上提供绝对最好的结果。”

Fractilia最近推出了一种与之并行运行的工具CD-SEMs帮助量化和控制大批量生产中的随机因素。Fractilia首席技术官Chris Mack表示:“据我们了解，随机变化是导致3纳米和2纳米节点产量下降的主要原因。随机变化表现为特征粗糙度、局部CD误差、全局CD误差(跨晶圆)或覆盖误差。该工具提供了对这些变化的实时检测，以便向模式化过程提供反馈。

像Brewer Science这样的供应商正在提前进行更多的表征工作，以实现越来越多的交钥匙解决方案，但他们也参与了imec的开发，以评估不同的材料组合和工艺场景。Wilbur补充说:“通过imec获得EUV至关重要，因为客户肯定要解决一些困难的问题，他们必须同时采用多种方法，因为他们不一定确定最终的最佳解决方案是什么。”

当谈到扩展193nm光刻工艺时，Wilbur指出了业界使用的CVD硬掩模，该掩模需要一层底层，一旦蚀刻图案，就可以通过湿清洗轻松去除。威尔伯说:“对于CVD硬掩模或多模式方案，客户需要一种可以承受多次蚀刻工艺的材料。”

一旦EUV能力启动并运行，它将进行双图版和四图版方法，以将特征分辨率进一步扩展到20nm以下。之后是高na EUV，在2025年到2027年的某个时间段，数值孔径从0.33跳到0.55。

“高na EUV使用8X x 4X放大掩模。面具上的特征尺寸在两个维度上都是4X，就像我们30年来所做的那样，其中一个维度将是8X。d2．“这意味着你需要两个高NA蒙版来暴露一层。掩模上的正方形将在晶圆上变成长径比为1:2的矩形。”

图1:路线图上的里程碑包括2024年的纳米片晶体管和2032年的CFETs。金属螺距基线在12-16nm。来源:imec

设备发展趋势
制造方法和技术的持续进步对于实现和进一步扩展下一代栅极全能(GAA)晶体管、DRAM架构和3D NAND器件至关重要，目前这些器件包含超过200层。

虽然逻辑推动了最先进的晶体管结构，3 d与非是许多蚀刻和填充工艺的技术驱动。“半导体行业中一些最深刻的挑战可以在这些蚀刻应用中找到，而扩展意味着它们将变得更加困难。在生产中，这意味着蚀刻特征到几个微米的深度，同时在晶圆上完美匹配数十亿个这些特征的结果，”Lam的Finch说。“关键的蚀刻能力需要先进的均匀性和蚀刻轮廓控制，这些由公司的数据智能平台管理。蚀刻器可以自适应，最大限度地减少工艺变化和最大限度地提高晶圆产量。

三维晶体管
Imec的路线图需要实现gate-all-around场效应晶体管(纳米薄片晶体管)将于2024年问世，随后是2028年的叉形fet, cfet可能在2032年问世(见图1)。TEL的Clark说:“从鳍片到纳米薄片的转变部分是进化，部分是革命。”“当然，通道体的厚度现在是水平的，而不是垂直的，所以通道宽度可以通过光刻来调整。这对设计是有利的，并且意味着当我们蚀刻翅片来制作纳米片时，它们实际上可以具有比(多翅片)具有类似有效通道宽度的finFET更低的宽高比。即使我们仍然需要垂直的翅片蚀刻，蚀刻不再产生身体厚度，因此，阈值电压变化。但我们确实需要处理通过多个Si和SiGe外延层的蚀刻，这是新的。”

虽然这是一个进化的步骤，但它并非微不足道。Clark说:“我们可以继续在工艺流程中使用与finfet非常相似的自对准源/漏和栅极接触，尽管硬掩模和盖层可能需要变得更加坚固，以适应内部间隔和其他工艺所需的额外蚀刻。”“纳米片结构还需要一些新的工艺模块，包括通道释放、内部间隔蚀刻和形成、底部隔离，以及更具挑战性的源/漏和通道选择性外延生长。”

但这些改进并不是故事的全部。与所有技术转换一样，可伸缩性方面使流程工程师的工作更加困难。“我们仍然需要缩放接触门间距，因此我们将面临挑战，在RMG(替代金属门)结构中安装门堆栈，并实现多种工作功能。因此，目前的研究包括使用偶极层来代替或补充工作功能金属，以便将栅极层适合于RMG纳米片体积。”Clark说。

一旦晶体管结构形成，以低电阻为重点的接触金属必须连接到较小的源极和漏极表面。他说:“在降低肖特基势垒高度以降低接触电阻的同时，需要控制源和漏硅化物的体积。”

从技术上讲，下一步仍然是一种全能设备，称为门forksheet场效应晶体管，因为在N和P薄片之间有一个介电壁，看起来像突出的叉子。克拉克表示，介质壁需要密度很大，因为它将用于自对准，也可以用作硬掩膜。“这一层带来了许多挑战，因为它需要无空隙，并且需要经得起蚀刻、CMP等模式所需的考验。选择性沉积在未来可能会带来一些巨大的优势，既可以实现更多自底向上的自对齐方法，也可以使功能层只在需要的地方沉积，从而节省体积，此外还可以回购一些工艺窗口。”

之后的叉车晶体管，行业将过渡到CFETs，当n和pet一个叠在另一个上面时。一些领先的芯片制造商已经开始研究这种结构。

结论
正在进行的改变的数量令人难以置信。虽然摩尔定律的扩展仍然是相关和必要的，但这只是整个行业大规模创新的一部分，这种创新正在通过制造渗透到芯片设计的各个方面，甚至进入到该领域。芯片正变得更有必要、更多样化、更可靠。他们之间的交流也将比过去多得多。

[请继续关注下周本报告的第二部分，这部分将研究互连和异构包装的革命。]