7/5nm定时关闭加剧

定时关闭问题增加在7/5nm大小,和那些通常被认为是次要的过去不再可以忽略。

关闭时间是任何芯片设计的重要组成部分。流程确保所有组合路径通过设计满足必要的时间,这样就可以可靠地运行在指定的时钟频率。定时关闭没有显著改变了过去几decades-largely因为每个新流程节点提出了类似的挑战和物理phenoma。可以看到同样的效果在早些时候节点。但这些影响已经达到了顶点,他们现在影响收益率以及电力、性能和面积。

“过去,一个典型的设计流程是建立点工具,”伊戈尔·凯勒说,杰出的工程师节奏。“每个工具有不同的东西。每一个可能是由不同的组织,然后在loosely-integrated流。一块的输出延迟的计算,例如,输入流的另一个步骤是计时器,等等。有一个宽松的集成和交换文件或数据,但它不是很好集成或单引擎架构。”

在过去的两个节点,建模时间的精度得到了改善。但是从来没有更多的不确定性的计时结果相对于硅的准确性。今天的痛苦点以波形的形式影响,过程的可变性,芯片上变异,和收紧的力量,性能,和区域(PPA)要求,这些只是其中一部分,根据吉姆•Dodrill高级主要在物理设计小组设计工程师手臂。虽然这些已经存在在所有节点,它们不断恶化。

“PPA就是设计师在设计周期实现感兴趣,“节奏凯勒说。“他们需要满足他们的营销目标。芯片需要有一定的性能在每个时钟周期内,一定的功耗,和某些区域。但很快他们意识到这是不够的。他们还需要包括收益率的考虑,因为今天很容易实现PPA在一个非常小的子系统使用是很低的,这是不能接受的。好PPA数字是不够的。您还需要能够有良好的硅产量。这要求从设计房子EDA供应商绝对是新东西出现了,在过去的几年里,它肯定是更具体,7/5nm挤在PPA空间中一切可能的压力非常巨大,人们牺牲产量。工程团队讨论PPA优化所有的时间,他们看着定时关闭的质量从怎样的角度好PPA,看到最后。绝对是很重要的有一个易于使用的流,这是稳定的,和快速但不给你好的PPA,如果这些方面并不是很有用。他们需要看到好的PPA的定时关闭。”

这是一个完整的惊喜不是硬件工程师。“过渡到7海里让熟悉从10 nm的挑战难度,“本尼Winefeld,解决方案架构师ArterisIP说。”,其中包括从mask1和mask2由于时间特征不同自对准多模式,高可变性在死,更多的角落和模式,低电压和高易受噪音,疯狂的刚果民主共和国规则,高电阻丝在低层次和稀缺资源的顶层。所有这些都加剧了这一事实而细胞延迟缩小,线延迟不。”

这个翻译有点对高性能处理器的设计和不同的影响soc。为核心,主要可以归结为物理实现的质量工具,他们处理复杂的能力刚果民主共和国规则、多个时间场景和不同的需求之间的平衡(时间、电力、区)内,所有合理的运行时,Winefeld解释道。“相比之下,顶级SoC设计主要已成为一种艺术缝合越来越多的各种各样的IPs,包括CPU核心,记忆,硬件加速器和外围设备。它的特点是长时间的飞行距离和复杂互连拓扑结构,通过这个数据遍历,同时从一个IP到另一个地方。”

SoC,有效的早期规划,从pre-RTL开始,的互连结构变得至关重要。

“这有一个设计目标能否实现,关键影响建筑(延迟、吞吐量、QoS)和物理(时间、面积和权力)、“Winfeld说。“network-on-chip建筑师应该能够考虑逻辑和物理因素。例如,只是一个简单的提供芯片的信号从一个角落到另一个可能需要几个时钟周期。这需要插入管道阶段。如果你插入太少,或者把管道阶段在错误的地点,时间不会遇到不管硬place-and-route工具是如何工作的。或者,如果管道注入太积极,时间可能会很容易达到,但价格更高的延迟,权力和地区。”

图1:路由拥塞会导致物理实现问题,导致时间关闭问题。来源:ArterisIP

一个更微妙的例子是异步的计划时钟域交叉。“这些是贵,但是不可避免的,当我们有更多的异构ip在同一死去。也平衡大时钟域由于on-die变异性变得非常困难,”他说。

物理效果和变化
马克•克拉产品营销经理导师,西门子业务观察到类似的问题,特别是在低功耗设计。“人们与越来越多时钟域设计,和导致各种各样的挑战。在28 nm和下面,故障期间被介绍逻辑合成过程是不可避免的,这与几何。有趣的是,在28 nm及以上,你可以侥幸做所有的疾病预防控制中心在RTL分析,然后通过建设一切是正确的。但是当我们在28 nm或低于工作,时钟域故障发生在reconvergent扇出。这是驱动转向门电路级/签字。”

还有无数复杂的因素涉及时机。例如,当NoC开关拓扑设计,提高性能的一个方法是减少啤酒花从起源到目的地,也可以降低争用。“但不知道如何定位这些开关的布局,有效设计的逻辑拓扑是不可能的,”Winfeld说。

设计团队一直使用各种技术和工具来帮助这些类型的问题。门延迟建模的发展,例如,帮助减少过度增殖中固有的芯片上变异(缴纳)方法用于过去。但作为一个问题已经解决了,另一个弹出。

“没有重大进展模型网络延迟变异的影响,电压变化,和延迟的变化由于老化效应像bias-temperature不稳定(发言),“胳膊的Dodrill说。“工程社会需要提倡更好的解决方案,帮助EDA和IP提供商优先考虑先解决哪不确定性。”

Shekhar Kapoor产品营销主管Synopsys对此的设计团队,表示赞同:“进展7/5nm,过程变异增加了更多的影响,加剧了近门槛操作。延迟的变化变得比名义延迟较低的电压,和非线性效应变得更糟。这是需要使用先进的利差方法,而不再是可选的,如先进的参数芯片上变异(POCV)利差的解决方案,以及扩展的时机/噪声变化模型。此外,RC互连寄生变异是出现了另一个挑战,需要新鲜的审查和收紧角落减少悲观。”

挑战并不新鲜,但它更严重。增加了复杂性,包括IP块,整体提高设计尺寸,和更严格的预算。

“这些挑战,结合更多的角落和时间和场景,设计周期较长,”卡普尔说。“继续升级需要高性能、能力和更多的资源选择进行分析和时间关闭。体育意识是另一个关键方面在下面7海里/定时关闭。物理规则更加复杂,物理环境或邻近效应可以有一个非平凡的对时间的影响。它需要sign-off-quality, full-chip-capacity物理生态解决方案与完整特性物理设计规则支持加速设计关闭。”

当尖端工艺技术使人们有可能与更大的并行运行建立处理器频率超出几兆赫,变化的速度在目前这些处理器可以产生越来越多,手臂的Dodrill说。

“处理器可以从低功耗状态到大功率状态,反之亦然,在几纳秒,“Dodrill说。”这在当前快速变化,di / dt,结果在大电压在寄生电感在包,可以诱导响在电力供应。量化,增殖,抑制快速电流变化引起的电压下垂是成功的下一个前沿定时关闭。因为建模的复杂性时机退化由于晶体管老化,没有EDA的解决方案在地平线上,所以这个行业将不得不联合起来支持一些常见的方法来解决这个问题。”

它适合在流
客观地看,定时关闭是任何芯片设计的最后一个障碍。

“功能,你做验证,验证,等等,”Rajesh Ramanujam说,产品营销NetSpeed系统。“最后,你必须确保芯片构建能够满足时间要求。你要确保所有的电线运行他们必须快,所有的盖茨他们,跑的一样快,您可以实现一个可行的产品。这需要几个月关闭这些东西,它影响上市时间。因此,物理时间关闭已成为一个非常大的交易,特别是在较低的处理技术。特别是7和5 nm,电线要相对慢于盖茨。盖茨正在改善,但电线实际上是把我们击倒。设计对电线的数量也变得更加敏感。”

这一点,减少线是一个重要的任务,和许多工程团队利用芯片上的互联来帮助这个,因为它需要一个接口和通道,重用电线而不是使用专用电线,他解释说。“这是一种减少电线在一个非常高的水平。但并不是所有物理。还有这些IPs是如何建造的一个方面。在5和7 nm,即便有物理意义。真正重要的是如何将这些IP是建立在概念阶段,和物理设计师需要指导。他们需要指导的IP提供商因为IP供应商理解基础技术比物理设计。物理设计师了解晶体管,他们理解如何实现,但他们并不真正了解这些ip的功能和影响。所以他们需要指导的IP提供商,”Ramanujam说。

不过,最大的问题是发生在设计团队是最好的装备来处理它们。“奇怪的是,在最先进的节点,这似乎是越来越容易了,”Mike Gianfagna说,负责营销的副总裁eSilicon。“铸造厂的数量减少和技术知识的深度增加。因此,信心水平香料模型和定时关闭好,尽管他们仍然不完美。我们看到在这些节点功率比时间成为一个更大的挑战。电源关闭是我们面临的一个挑战。”

不过,定时关闭和权力关闭有关。“如果流的步骤是非常不同的在对待波形影响或变化,或在他们的模型中不同的物理效果,如果他们不是相互一致,不会有一个好的PPA结果最后因为流迭代,永远不会收敛,”凯勒说,节奏的。“如果我们没有看到一致的PPA指标从早期的设计到后期的设计流程,不会导致好PPA。因此,数量的一个挑战是创建一个流从合成和结束时间,非常一致的分析引擎。前几代的解决方案,从签字place-and-route计时器是不同的,这些数字并不匹配。底层,静态时序分析算法必须是健壮的,这样任何输入数据的变化,无论是寄生,图书馆,用户输入,不会导致输出的戏剧性的变化。”

和物理设计师现在更多地参与设计的早期阶段,因为他们可能不知道什么期望从节点7和5海里,他们不得不做更多的工作在设计周期。包括提供钩子在IP水平。

“这样做的方法之一是通过模块化互连通过解析这个问题,“NetSpeed的Ramanujam说。“如果我们模块化和结构,物理设计人员可以专注于一个很小的方面,他们几乎可以解决整个互连而不是建立一个巨大的互连,这不是模块化。如果它被夷为平地,物理设计师必须解决一个更大的问题和迭代循环更糟。不管什么流程节点,有挑战,是常见的。没关系,如果是7或5海里,或10到14 nm。如果你解决这些事情,少了很多需要解决他们在稍后阶段。否则这些共同的挑战变得非常大。”

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