我们可以减少从设计什么?

把一切都扔进一个芯片的长期方法越来越被关注所能取代它。

这种转变发生在每一个层面,从最初的设计到实现。经过多年的努力填补每平方纳米硅的房地产在一张记忆和逻辑,翻倍的数量晶体管从一个流程节点,就技术上和经济上跟上步伐。热、电力、复杂性和成本上升/晶体管在28 nm的吸引力继续做事了他们过去。

“复杂性大大增加我们如何管理16岁,10岁和7纳米设计,能够让他们的工作预期,“说另Castagnetti,杰出的工程师博通公司。“即使你不运行在较低电压由于定标电压的挑战,电压预算得到压缩。尽管总功率可能持平,或电流密度增加。相关的,即使与finFETs电流密度下降了,动态功率是一个问题。所以人们开始谈论需要开始早期或者你需要更聪明的方法。从根本上说,从最终用户的角度看,我们争取一个方法论,有一个可预测的转变——因为这是我们的客户需要和一个好的权衡不妥协的质量和提供足够的保险设计。我们需要能够用以前的时间完成设计在130海里。”

保险设计,或加旁注,是一种常见的方式建立在可靠性和补偿错误。但它也是一种低效的方法设计芯片。在高级节点效率变得更明显,额外的电路影响性能和权力。

“这很早就开始当失败边界布局和设计管线式,“说阿布Ranjan)的工程总监导师图形。“问题是,你不知道它将如何在布局,和更多的管道比是必要的。也许你可以把更多的逻辑两个失败之间的界限,但你认为下游工具会有困难会议时间所以你把它更平均地在几个失败的界限。你投入更多的失败不可避免,这意味着更大的时钟网络,所以条件对时钟,试图平衡时钟树开始成为一个问题。这是在微体系结构方面。”

在设计这些问题得到传播,尤其是考虑到这一事实不同的设计团队的成员有本地块他们正在从事的范围。结果,他们不把它的完整的设计。

“我们看到的频繁发生是人们倾向于使用块级别时钟门控细胞非常积极,”Ranjan说。“在每一块接口,他们把一块级别,clock-gating细胞无论事实同样会被在一个更高的水平。真的,他们复制clock-gating细胞在设计。越多,水平的时钟门控电路,时钟树的更困难得到平衡和满足时机。一旦你完成芯片组装,很难知道这过度设计已经完成。这就是很多微观工具需要帮助设计师找到冗余。”

甚至在16/14nm主流设计开始认识到需要解决保证金。”在今天的尖端数码设计,工程团队仍将一切但厨房的水槽死去,但他们非常小心当启用它,当它不是,”皮特荷迪说,正式的和自动化产品管理主管验证小组节奏。”的观点不仅使用权力意图文件与权力领域,以确保逻辑是动力,但也保存动态功率。关闭电源电路显然将保存而不被使用,所以有很少的动态功率,但你也拯救泄漏力量当你力量。但当电路被使用,这是动力,然后还有很多技术用于保存动态功率最小化的活动。”

添加更多的电路通常导致更长的电线和路由拥塞。导致热量增加由于电线的电阻,从而提高电迁移,降低性能,影响信号完整性,有时甚至时机。相关的电源噪声已经成为模拟的一个重要问题和微机电系统(MEMS),。

“年前,你不可能想象的约束将缩放”说,公司的首席执行官Teklatech。“现在,有10或12路由层,而且经常还没有足够的接线。最大的担忧是动态红外和时机。如果你有routability问题和电线太长,延误时机。”

那么大的一个进步可以实现通过减少保证金在一个设计?“这一切都取决于你的权衡,“Bjerregaard说。“当你与利润,你只需要足够好为这个参数。但是如果你想灵活地四处移动性能或能力,流动性将事情如果你只是改善的一个参数可以获得其他人的东西。电源完整性是一个转折点。如果你可以提高,可以提高一些。甚至不开始解决产量和总功率。如果你减少你的动态电压降可以减少你的电源电压和较低的权力。”

大缩小
然而,如何实现这些改进变得更加困难的在每一个新节点。

玛丽安白色,产品营销主管Synopsys对此指出,随着设计复杂性不断增加,仍有几种方法可以减少区域和力量。“微型过程节点有助于减少设计的领域,而消费者/移动的变化也有助于减轻这些技术节点的能力。不用说,减少面积也减少了整体的力量。例如,我们内部的回归表明,可以节省20%的面积缩小,在泄漏,。”

主之一,连续,EDA社区的措施是提高质量的结果在各方面的能力,性能,和区域目标。介绍的许多技术的进步在过去的五年中已经轻松地实现面积减少20%至30%。一些近期的例子,和随后的力量,节约优化技术包括multi-bit注册支持、重新映射和逻辑冗余删除共享XOR功能的设计,和逻辑重组,她指出。

具体而言,这包括connectivity-based逻辑分解和重新组合。怀特说这就是很大的一个例子,面积和utilization-intensive mux可以分解,即。,分成许多小的mux为了消除任何多余的输出连接,导致较小的区域和更少的交通堵塞。另外,优化引擎可能会意识到一个提取离散盖茨可能更area-efficient和重新映射为一个完整的加法器(见图)。

图1:提高设计效率通过重新映射。来源:Synopsys对此

使用不同的工具
权力的原因的关注减少保证金是出现在其他方面,。比过去使用不同的工具。

“这是指数更加难以关闭循环签收,“Arvind Shanmugvel说,应用工程总监有限元分析软件。“解决这个问题的一个方法是确保你不是使用最悲观的分析。你必须开始考虑功率信号的完整性multi-physics水平。包括时间、电迁移和热。chip-package-system解决影响不同类型的物理。每个时间路径都有电压的影响,但对于不同的情况。所以,我们不得不采取数百种不同的报告。”

这只是一个碎片,需要包括。“如果工程团队不想依赖合成工具,它知道没有使用注册时,他们必须确定时钟使信号,可以根据特定的约束或关掉闹钟一定的条件下,当他们知道那块电路不会被使用。它需要的功能的理解设计做什么,,,重要的是,它需要验证,”荷迪解释说。

这是驾驶的使用增加形式验证能够验证这些优化工具,他说。”他们正在寻找使信号,说,我要使这整块电路的时钟树。我要做这个的RTL设计水平,我想检查我有这个权利,而没有参考设计功能区别在我做出了改变,和优化设计。的逻辑等价性检查工具很难这样做,因为我们谈论改变时钟周期边界设计这里连续的等价性检查工具进场。”

有许多人们在做的其他优化节省电力,可以使用相同的技术验证,包括电力领域,荷迪指出。“你越早开始有力量领域驱动设计的东西,和驱动的东西,那么你引进一整套不同的组件来管理。电源开关、隔离电池,保留寄存器很可能被使用,后者需要在任何规模的电力领域电力需求相对迅速地回来。他们保留前一状态的设计,这样您就可以快速带来权力,但在正常操作,他们花费你一点。他们花你一点面积,更动态的力量。而在设计两、三年前,是否保留寄存器使用是一种二进制的“是”或“否”的决定,和在任何给定的电力领域如果你想使用保留寄存器,你会使所有的寄存器保留。现在,设计师们开始优化,试图找出,基于电力领域,几千人字拖他们需要保留多少人注册为了得到复位周期更快地完成权力回来时。再一次,这是一个节能的方差序列等价性检查可以帮助设计师确认后他们仍然得到相同的功能优化。”

结论
EDA公司一直警告说,自从40 nm保险设计是一个日益严重的问题。它不再需要处理在未来的节点。任何芯片制造商在高级节点识别这个问题必须解决。

这个问题没有简单的解决方案。“大部分来自专业的信心决定你在那样的层次,下游工具不会不利负担,如果你不把在边缘,“野生动物说。

在那之后,只是交叉你的手指,它的工作原理。

编者斯珀林对此报道亦有贡献。

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