选择节电技术

工程师想出了一长串的方式保存在芯片和系统的设计,但也有一些规则,以确定哪些方法最适合任何给定的设计。

人们普遍困惑应该使用什么技术,IP或子系统是最好的,以及一切应该打包在一起。时钟的选择包括从适当的水平和权力控制和变频。在先进的节点,从选择正确的选项finFET节点,因为泄漏会增加每一代新产品,multi-chip包装细线在哪里胖所取代,因此该互联(需要更少的能量驱动信号通过一个广泛的管道),或FD-SOI,芯片制造商可以利用正向和反向偏置。

“选择取决于最后用例目标,其次是分析的技术有最大的机会在时间和精力方面,”阿什利·克劳福德说,权力架构师手臂。“换句话说,做数字。”

整体节能设计机构是至关重要的,一个坚实的时钟和clock-gating战略也必然重要,克劳福德说。“除此之外,缩放和泄漏管理技术为例,你必须理解应用程序用例目标做出选择。缺陷之一是认为技术将提供更简单,因为它是更复杂的,通常不是这样的。EDA是重要的实现技术以及权力的建模和分析。但重要的高级的选择设计和系统架构不是EDA今天可以到达。”

换句话说,设计团队需要决定哪些技术根据他们的经验和方法是最好的。

“现在有很多不同的设计,很多不同的技术的人将不得不尝试,这并不一定意味着实现所有的技术,”卢克·朗说,导演,低功耗产品工程节奏。“当你实现你从未使用或很少进入,它实际上是花费你的力量,所以早期的分析是非常重要的。如果我要做这种低功率,结果呢?它可能是锅我的设计,但不是为你的设计,例如。”

这就是为什么有如此多的关注权力的格式,尤其是在65海里。

“关键的一件事在做力量格式能够指定你的力量场景没有改变你的RTL设计,所以在RTL你能够指定所有这些不同的力量情况,并可以运行各种分析在早期,”朗说。“关键是RT-level运行分析的一部分,特别是RTL功率估计,如果这许多州保留寄存器是补充说,那些需要额外动力,例如,在功能模式。但如果我很少进入关闭模式,总体上我要烧掉更多的权力。如果他们占用更多的权力,但是他们只会在10%的时间,90%的时间他们会,会有一个总体的能量储蓄。这太棒了。你需要知道,你需要知道有多少更多的权力需要的时候,你需要知道时间的持续时间。所有的权力分析早期你想做的,因为你不想得通过合成、place-and-route,进入后端,然后意识到你真的不想做这项技术。”

时钟门控
低功耗设计中最重要的研究进展之一是广泛认识到权力是全球设计。它会影响系统的方方面面,因此必须接近整体。

“有多种技术,许多应用在多个设计抽象级别,和许多需要设计师和EDA工具和方法,“Preeti Gupta说,PowerArtist产品管理主管有限元分析软件。“技术、工具和方法也继续发展。”

古普塔指出相关的几种方法作为一个高效的功率降低时钟门控技术:

1。综合register-level时钟门控(自动合成技术)。这仍然是最受欢迎的,有效的,主要是自动化技术来减少权力。而高性能的设计,如处理器可能使用一个定制的时钟控制插入的方法,由于时钟盖茨对时机的影响,大多数设计应用程序采用了时钟控制寄存器共同支持。
2。可观察性和stability-based时钟门控(RTL自动化技术)。近年来,RTL技术,依靠数据可观测性和稳定性条件出现补充综合技术。而合成依赖于现有的RTL源代码,RTL技术确定更改RTL代码创建更好、更时钟门控下游合成的机会。看在代表向量的集合也是很重要的,确保权力是减少在设计操作,不限于一个角落的情况设计几乎没有花任何时间。EDA工具对RTL权力提供了性能和容量来跨越模拟矢量和设计层次结构来执行这样的复杂的搜索。即使设计师仍然更愿意结束RTL编辑自己与一个工具,可以在很大程度上是自动的识别。
3所示。建筑时钟门控(RTL和抽象,有限的自动化)。这种方法有最高的影响,尤其是对设计活动在某些模式。配置部分和主要模式的设计操作可以用来关闭时钟大量失败的同时,甚至完全关闭电源。这样的机会大多是由建筑师或设计师今天,尽管EDA工具也不断整合技术自动化高级控制信号的识别。

“功率降低技术显然并不是所有的所有设计应用同样有效,”她说。“设计主要是活跃不会受益于技术,解决冗余活动。Wall-powered网络应用是最后采用综合时钟门控。不同的应用程序是由不同的标准。例如,高性能的设计可能选择一个架构,运行速度为代价的面积开销和权力,不插入一个时钟门节省电力,但很难满足时间目标。”

时钟控制已经实施了很长一段时间,但是德鲁Wingard,首席技术官超音速指出,频率扩展已经存在更长的时间。“我可以改变分裂率时钟发生器,捕获的东西之间的锁相环或延迟锁定环,剩下的我的电路和说,“我不需要跑得快了,我可以运行得更慢。虽然与泄漏不帮助我,我可以减少动态功率。特别是部分电路仍钟甚至当他们空闲,通过减慢时钟我减少边缘。这就是为什么我减少动态的力量。”

第四终端、电力控制
设计师使用其他技术来帮助管理泄漏或静态功耗包括担心第四晶体管的终端,和功率控制。

担心第四终端的晶体管,尤其是后门或,如果电压可以控制,晶体管的特性可以改变阈值电压。

“运用身体的偏见,你可以做一些有趣的事情,”Wingard说。“例如,当我们在设计数字芯片,我们担心工艺特征的角落,因为你不会每次都得到相同的晶体管。发生在制造业。有一点这个掺杂剂,例如,和晶体管推出一系列的行为往往是相对稳定在给定的晶片,晶片之间的但可以大幅改变。当你描述,你谈论角落缓慢或快速角落。基本上可以归结为平均晶体管的阈值电压的电路与晶片。通过玩身体偏见,您可以提高或降低阈值电压,使其更接近你想要的(即。名义阈值电压)。这意味着你可以把芯片和速度慢了一点,和你可以快芯片和慢下来一点。通过这样做你想出一个更统一的晶体管,这意味着你可以控制泄漏。在这些耗竭SOI技术,我们生活在绝缘体的世界中,这意味着每个晶体管都有自己的第四个终端。 Normally, all of the n-type devices have the same fourth terminal, and all the p-type devices that are in a given well tend to have a shared one, but with fully-depleted SOI, because essentially every transistor gets its own small well, you can play with them individually, which means you can take your analog circuits and you can change the bias one way or think about going into a low power mode [under certain conditions].”

然后与权力控制,电源是关闭的,但这种技术也带来了挑战,它影响place-and-route,因为所有的门,连接到一个供应你想关掉可能希望将非常接近彼此,这样他们就可以共享一个公共电子路由电源,他说。”。这使得place-and-route更具挑战性,因为系统要尽可能少的约束优化位置,这增加了更多的约束,使配电网络的设计更为复杂。有时你必须处理的事实,它可以假定块的电容有帮助保护我的供应对峰值,有时候不会因为它是封闭的。从本质上讲,有复杂性与功率控制有关。”

dvf,动静脉
试图优化电力和能源的电路有两种技术与动态改变电源电压和频率在一起。

最简单的是动态电压和频率扩展Wingard说,一个电路的特点是在一组电压供应。“那你说,操作系统告诉我我现在想要运行在800 mhz。我可以运行的最低电压允许我这样做吗?'你需要跟外部电源管理集成电路,这是正常的人们提供这些芯片的供应方式,说,“你可以降低电源电压从1.0到0.95。一旦在那里,它的安全运行在800 mhz。现在你都控制锁相环路的输出,和电压源的输出。通常是做一套pre-characterized点已知芯片构建之前,并改变晶片已建成后,测试人员。”

一个更具戏剧性的技术是自适应电压和频率扩展(avf),优化是关心环境的芯片是在一个特定的时刻。这利用了温度的操作,和电源电压。

“通常情况下,人们这样做技术是建立一个副本电路,试图模拟最坏延迟更大电路的功率优化,”他说。“这是基本上变成了环形振荡器,和频率测量。如果是测量的速度比他们需要,这是一个信号,他们可以减少电压一点。如果是运行速度低于他们想要的,然后他们最好稍微提高电压。挑战在于,电路设计保守,因为它必须模型发生了什么。很快,如果你开始给它松弛,它比dvf看起来不完全不同。“你可以很容易地想象一天(avf)成为主导因为dvf的问题是角落的数量必须优化。它变成了一个非常复杂的物理验证的问题,试图证明50毫伏的电压改变时,我通过17 mhz频率会下降。花大量的时间做表征,和那些提倡avf说你得到一个更连续的选择范围,适应变化和你相对比要做它的人在dvf死记硬背。”

基线技术
有一个按比例增减的节电技术被使用的时间和地点。阿布Ranjan)的工程总监导师图形,宣称权力控制,dvf和电压分区是最低限度。“如果你不这样做,你将永远不会有任何的希望,会议预算。那些需要做,他们是相当明确的技术。你不需要一个非常详细的描述芯片或详细的布局来衡量权力或知道他们将造福于设计的力量或不是因为他们总是在高层次中获益。”

建筑是凝固的,和设计流程大致确定,microarchitects接管。规范从一个很高的水平,他们开始编码设计在C级别或其他元语言,决定管道、时间表和不同阶段,等等。在这里,他们有很多的灵活性方面的交易时机,权力,和面积,并决定最终的流,RTL设计师要代码。各种技术有可能在这个point-clock浇注,玩的电压和频率缩放、流水线,以重。许多这些技术部署到贸易领域,权力,和时间。

“所做的许多决定仍基于先验知识的设计或microarchitects的专业知识和经验,和它在早期很难估计的真正影响力量无论你做什么,“野生动物说。

微体系结构一旦冻结,然后RTL设计师的工作就是占用微体系结构并将它转化为一个RTL描述,他解释说。“这就是真正的行动,有很大的灵活性但是你受建筑师和microarchitects已经制定了指导方针。这是第一个状态寄存器的界限是定义良好的。这就是时钟。管道,寄存器,datapath公司冻结。现在你有一个很好的估计设计是如何表现的时机,区域,和权力的视角。设计师的重点,因为这是他们知道的技巧可以应用于节约能源是适用的和可衡量的。”

但这也是一个移动的目标,这使得它很难实现这些技术。“不幸的是,这正在发生的时候,设计本身的功能正在改变,bug被发现,他们被固定的,和时间表是下滑,所以对权力实际上是用于工作的时间非常有限,“野生动物说。对权力的工具,有工作,使设计也缺乏可操作的变化,但时钟门控技术,数据通路控制,块级时钟门控,register-level转换——很多可以做这些事情真的减少设计力量。但这实际上取决于时间的安排。有多种口味的工具,自动和手动。如果你没有很多时间和你想要最影响力量,部署自动化工具,生成一个新的RTL与权力的变化,成为了新的黄金RTL你给合成工具和实现。如果有灵活的时间安排,你可以更大胆,并探索micro-architectural水平变化,探索以重,看看内存访问和缓存是否需要减少内存访问减少能力。”

在这一点上没有单一的方法来优化能力。但现在与权力顶端的考虑在许多设计中,这些方法肯定是得到了很多的关注。多少最终将自动还有待观察,但绝对是在各条战线上进行改进。

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