设计师需要了解棉酚

而只有12岁,finFETs达到线的结束。他们正在取代gate-all-around(棉酚),从3 nm[1],预计将产生重大影响芯片是如何设计的。

砷化镓今天有两个主要的种——nanosheets和纳米线。对nanosheets有很多困惑,nanosheets和纳米线之间的区别。该行业还不了解这些设备,或多么重要的一些问题将是长期的。对于任何新的设备,第一代是一个学习工具和改进。

为什么我们做这个改变?“如果finFET音高可以继续扩展,人们会住在finFET,”朱利安Ryckaert说在imec研发副总裁。“问题是finFET规模不能仅仅因为你需要堵住大门,功函数堆栈,两个鳍之间。这些设备是如何构建的本质,你不得不分开两个鳍15到20纳米。所以你有这个悬崖。由于量化,如果你继续扩展你的标准电池1纳米,你减少你的活动区域1纳米,这可以促使整个鳍消失。这是人们说的那一刻起,我们需要找到一个解决方案。”

图1:平面晶体管与finFETs与gate-all-around来源:林的研究

类似于finFET Gate-all-around(棉酚)。“FinFETs把平面晶体管(见图1),因此,翅片高度的宽度相当于平面晶体管,”罗伯特·米尔斯说,首席技术官Atomera。“既然处理约束固定翅片高度、晶体管的宽度只能变化不连续的通过使用额外的鳍。棉酚返回一个平面几何,但现在与垂直平面nanosheets不利。因此,原则上,宽度可以不断变化。”

这是不太可能发生。“将会有更多的灵活性调整活动的宽度,因为它是一个平面结构,理论上你可以连续板宽度不同,“imec的Ryckaert说。“然而,极有可能是铸造厂将限制设计师的能力玩任意nanosheet宽度,他们将迫使限制。”

这很可能是因为创建模型的时间和困难。“每个设备的大小必须单独为特征,合格,建模,此后开发的成本增加,“Atomera的米尔斯说。”在图书馆层面,我们可以期待更好的逻辑优化和SRAM使用宽度作为一个额外的变量优化马力权衡。”

变异性棉酚
但搬到棉酚的最大问题是可变性,产量和性能的关键因素。

“说你技术(见图2),有一定分布的晶体管的力量,以驱动电流的晶体管,”维克多•莫洛兹说,研究员TCAD产品群Synopsys对此。“有一些名义上的行为和分布。十亿年晶体管芯片不能是相同的。有些稍微偏离。通常情况下,这是像一个高斯分布。电路设计师最重要的不是名义的行为,但是这个过程的角落,像名义- 3σ。想象你有另一个技术B,标称性能更好,但更广泛的变化。如果是相当广泛的,它可能是设计师被迫设计这个过程的角落,然后有更好的名义性能是无用的。棉酚技术是一种控制甚至减少的变化。”

图2:变异性的影响。来源:Synopsys对此

finFETs变小,变异性增加。“当一个finFET去鳍,可变性可以成为很严重的问题,”Ryckaert说。“有充分的迹象表明,机制负责nanosheet变异性可能更好的控制。finFET的重要问题之一是鳍,可引起相当大的可变性与nanosheets脚下的鳍。,因为你从一个预定义的超晶格与外延生长,这些栈是由原子。nanosheet的厚度控制原子,所以你的薄板厚度,这是一个非常重要的变化,将会有更好的控制。”

Nanosheet与纳米线
这些术语几乎可以互换,但它们并不是一回事。“纳米线是一个想法的完全控制通道,通过门包装在一个圆形硅频道,“Ryckaert说。“这就是你会得到最好的静电学,最好的通道控制。”

但这是一个权衡。”,而纳米线确实提高短沟道控制,它会降低驱动电流由于其小的几何形状,通常的5 5 nm,”米尔斯说。“nanosheet结构finFET和纳米线之间。表的高度大约5海里,但宽度要大得多,可以不断变化。门静电控制比finFET但比奈米线,因为尽管nanosheet的门周围所有四个边(因此术语“gate-all-around”),其更大的宽度会导致更少的门控制边缘。另一方面,驱动电流的nanosheet相比有了很大提高。当前棉酚结构应该被描述为nanosheets而不是纳米线”。

sram推动妥协。“nanosheet厚度是5 nm和宽度是20或30 nm,“Synopsys对此“莫洛兹说。“这是典型的逻辑。但对于SRAM没有房间有一个宽的通道,所以对于SRAM通道宽度等于10 nm或更少,这将很大程度上是纳米线。”

现在你必须处理后果。“纳米线是静电学的更好,但是,圆的周长是超级小,“Ryckaert说。“你需要建立整个门,这个大source-drain,它将引入尽可能多的寄生在一块,但是,对于一个非常贫穷的驱动器。你要有很多寄生在一个很小的电流。SRAM的nanosheet是一个非常糟糕的主意,因为几何图形。鳍是5纳米的足迹。nanosheet部队15纳米或20纳米宽度,这就是房地产你消费,意味着你的SRAM不能与nanosheet规模。”

SRAM中的变化也引起了一些问题。”逻辑,有一定深度的一个电路,”莫洛兹说。“想象一下,你的晶体管,路径是随机变化的,但是因为你有可能15阶段,有一些self-averaging。对于SRAM,你是两个逆变器旁边。总共有两个NMOS和两个PMOS晶体管、如果他们不匹配,这是一个问题。”

还有其他问题。“掺杂剂的变化可以导致阈值电压显著变异,”米尔斯补充道。“随机掺杂剂波动(RDF)的变化会导致设备——甚至与设备之间的显著差异,导致性能降低SRAM和产量,以及添加额外的最坏的警卫队乐队时机模型逻辑设备。”

有多少表?
一个额外的变量生产的棉酚nanosheets的数量。“PPAC(功率、性能、面积/成本)约束将推动更多的层,特别是nanosheets继续规模,”米尔斯说。“例如,如果一切都保持不变,从3 nanosheet层4性能增加了近33%,然而死大小应该保持不变,晶片处理成本应该只略微增长。棉酚经济依靠叠加多个棉酚表,有效的密度,所以压力无疑是增加层数。”

但这不是完全变量。“很难相信它会被限制在两个及以上5也将非常困难,”Ryckaert说。“这可以归结为简单的数学。通过计算参数和通道宽度会给你90%的答案。你还需要计算多少source-drain和门之间的表面硅需要封装在一个特定区域。周长,动力和最小化最大化电容。动力和最小化最大化电容只是surface-to-perimeter比率。如果你比较three-fin finFET设备,没有nanosheet打败它的结构。但因为finFETs的量子化性质,纳米细胞高度意味着损失一个鳍。nanosheet给你你需要的纳米尺度的逻辑扩展。 Then the nanosheet will start shining compared to the finFET. That happens around three to four sheets. Five sheets would not work simply because of the resistance of the source-drain, and the resistance of the structure. You realize that the fifth sheet is just enough to drive the parasitics that you added to make the structure taller. You’re just consuming current in your own structure.”

这毫无意义的变化在一个芯片上。“这是不容易改变的层数在同一芯片上,“莫洛兹说。“一旦你决定一定数量,可能会应用于芯片。高性能计算,你最好有四层。为移动你最好有三个。”

性能
与每个节点,都有一个渴望减少电压和功率。“压力总是减少电压供应,因此权力,但Vt限制,”米尔斯说。“这不能进一步降低,因为它是Ioff设定的规范和有限的亚阈值斜率(SS),不能每十年不到60 mv由于热力学(kT / q)。有持续的小说研究电路元素,将进一步降低SS,如从铁电栅电介质的负电容,但这些不会很快波及体积制造业。另一个限制Vdd SRAM Vmin,尽可能低的电源电压为给定的误码率。由于嵌入式sram通常第一块失败电压降低,Vmin经常设置最低电源电压”。

会有一些改善。“每个后续的技术在过去的十年中,往前走,会给你类似开关在同一性能、功耗低20%”莫洛兹说。“泄漏是影响变化因为泄漏更重要的是快速的角落,晶体管是漏水的地方。所以有更严格的变化在这方面提供帮助。”

但也有不为人知的方面的权力。“一个热源自动加热或焦耳热,”马克说Swinnen产品营销主管有限元分析软件。“与棉酚有多个nanosheets这些盖茨和绝缘子包围,更少的良导体。装置裂解炉燃烧会有所不同,但我们还没有足够的信息来知道如何有效的。我们最终会得到这些数字从铸造。当地的热源可引起热峰值,可以影响电迁移,这是指数对温度敏感。如果本地一些晶体管会热,然后会有一个不同的电迁移在周围的金属芯片相比平均水平。你不能只使用平均水平。”

接下来会发生什么?
很明显,当设备减少,变化将成为常态。“我们希望看到nanosheets用于至少两个节点,但在那之后它会变得非常棘手的规模nanosheet结构,“Ryckaert说。“我们已经提出了forksheet,这是一个适应nanosheet概念。标度性,将使另一个两个节点。还有CFETs,(免费场效应晶体管堆),由nanosheet启发,但在堆叠配置(参见图3)。”

棉酚可能finFET的类似的一生。“最有可能会存在了10年,”莫洛兹说。“不过2030年左右,我希望这个行业转向堆叠晶体管,你有两个棉酚晶体管一样堆在一起。有些人称之为CFET、互补场效应晶体管或晶体管不利。”

图3:逻辑技术路线图。来源:Synopsys对此

当它变得有点困难。“CFET后我们完成了2 d集成电路,”莫洛兹补充说。“我们预计晶体管密度停止大约每平方毫米50亿个晶体管密度的逻辑,对于SRAM 10亿每平方毫米。然后我们被卡,因为你可以挤压晶体管一样,一切都要由电线连接晶体管是有限的。唯一的出路是叠加chiplets。”

参考
1。三星宣布它将介绍棉酚在3纳米场效应晶体管。英特尔在2 nm和台积电计划介绍他们。