机械上升与异构集成挑战

公司将多个芯片或chiplets集成到一个包需要解决结构和其他机械工程问题,但差距在设计工具、新材料和互连技术,缺少专业知识很难解决这些问题。

纵观历史的半导体,铸造厂之外的一些人担心结构性问题。电影的硅衬底可以很容易地支持任何沉积在顶部或蚀刻。但随着soc分解成更小的芯片,以及硬化IP块chiplets的形式相结合,不同用例添加意想不到的压力,会影响可靠性。原因包括:

• 有机插入器被引入成本和规模原因——他们可以定制任何尺寸,但比硅插入器更加灵活,这就增加了翘曲的可能性如果不妥善处理或包装。
• 芯片或chiplets越来越被堆叠在彼此之上,增加机械应力。这些压力往往因天气炎热而加重,从而导致热chiplets之间的不匹配,互联,各种类型的填充和焊接材料。虽然有些可以占,它还可以通过用例发生显著的变化。
• 高级节点,基质减少缩短距离信号必须旅行和减少电阻和电容。与此同时,成千上万的孔被钻到那些在矽基板通过和背后的权力交付,从而导致微观裂纹,未被发现在制造业。这些设备是在其他方面,强调,可以传播。

刚刚发布了一个麻省理工学院技术评论见解报告Synopsys对此委托,调查了302名高管在十多个行业。调查发现,38%的人至少知道,探索multi-die芯片设计方法产生足够的马力应对未来的计算需求。该报告还指出一些需要解决的挑战。

“你当你不得不处理物理芯片之间的连接,”格里托尔伯特说,AMD公司研究员的报告。“组件的物理尺寸,互连层转换,所有这些事情的大小限制你能够规模之间的接口的带宽chiplets。”

大多数其他公司的情况更严重。使用内部开发的chiplets AMD。但从多个铸造厂chiplets和供应商,很多可能的相互作用。“multi-die,仍有许多并发症,“Sassine他说,Synopsys对此的总裁兼首席运营官。“你怎么分解你的架构和做这个假设架构分析通过热,压力,可靠性?今天没有人提供。“这仍然是一个非常手工工作。架构师需要决定,“我的处理器,在哪里我的加速器,在哪里我的记忆力?我怎么把我的汽车吗?一旦你这样做,分解你的芯片,分析部分的热,可靠性、时机、权力,等等,之间的死在那里。 But that first stage is still manual.”

有机插入器添加另一个挑战。“翘曲是我们的一个关键问题,”殷Ingu Chang说,日月光半导体集团高级副总裁。“正如我们组装多个芯片——有时7到12芯片在单一有机底物——这是一个关键的机械我们今天面临的挑战。这个横跨一个非常大的格式我们通常不要看在世界大会,但现在我们必须看看它。这可能是一个150×150底物,为我们成为一个更大的挑战。”

即使翘曲是有效地解决在装配和包装,一个设备(或它的某些部分)仍然可能扭曲下沉重的使用领域。与异构设计尤其如此,chiplets使用不同的材料或过程开发的,而逻辑是集中在一个或多个地区的包。这些地区的扩张和收缩,或包的各个部分加热超过别人,压力增加之间的互联和债券不同的组件和底物或插入器。

“目前经历这些疙瘩假设一定的阻力,”马克Swinnen产品营销总监Ansys。”,但如果你有一个失败的其中一个连接,有一个狭窄的连接桥梁,你把大量的电力通过那个小桥。它变热,这使其融化。我们看到模拟客户如果它融化,另一个疙瘩得到更多的电流,和那些会融化,所以你有一个级联热衰竭。你不能预测哪个撞或多少疙瘩就会失败,所以你必须看看,如果两个或三个疙瘩失败了,在什么模式会造成最大的伤害?你需要有足够的备用资源进行传导能力这些疙瘩,这是您的热分析和当前分析。”

这些问题变得更加明显与混合成键。说:“疙瘩就像大减震器Nir切断,在proteanTecs商业拓展部的高级主管。“Micro-bumps就像小减震器。但混合债券没有任何减震器。没有多余的材料来弥补。问题会出现,即使你认为你已经测试了所有的芯片是部署和运行数据。加热,冷却,并开始变形,甚至未被发现的轻微缺陷在时刻0最终会导致一行失败并产生一个错误。这是一个沉默的数据损坏的原因。除此之外,其他问题可能显化,像退化和加速老化。所以关键是继续监控芯片在其一生。”

Chiplets比其他方法需要更多的连接。”在包装我们用来处理几千连接信号,和更多的电力和地面,所以可能会有不到50000连接,”约翰说公园,集成电路包装和产品管理组主管在节奏的跨平台解决方案。与chiplets“但现在,你可能面临100000 +连接,这意味着一个auto-router需要处理的能力。”

图1:选择异构集成。来源:节奏

不同的热膨胀系数添加另一个潜在的机械应力的来源,这一问题变得更糟如果chiplets大小不同,特别是当他们是垂直堆放。

“如果你债券死不同大小和预应力,您需要填写空间不匹配造成的死大小的东西,“哈维尔DeLaCruz说,研究员和高级硅操作的工程总监的手臂。“但几乎所有你要加入导热性很差。所以你会有更大的热梯度在这些地区,随时和你有一个热梯度有额外的压力。如果你有改变导体金属,那么电迁移。这是新元素的填充材料。传统上,我们总是不得不担心硅之间的不匹配,用插入器包底物。但在3 d,你需要担心silicon-to-silicon压力与填充材料的引入,无论是模具复合氧化物或其他,会有不同的热膨胀系数比其余的硅了。”

所有这一切需要考虑在设计过程的早期。另外,性能需要限制当达到一定温度时在关键部件设备不会烧起来。

“这取决于所涉及的权力工作量和热量是如何处理的,”内森•惠特说,高级职员在公司工程师。“如果你没有一个散热器,你把所有的热量通过董事会,这很重要。如果你把所有的热量通过散热器顶部或一些冷板设计,你根本没有改变任何组件的热路径,不管你是使用2.5 d或40-layer或双层底物。”

Chiplets与软IP
今天大多数半导体中使用的IP软IP。它通常是process-independent,或者至少process-resilient。硬化,IP chiplets变化关系。

“硬化IP需要经验和可能是一个挑战,”手臂的DeLaCruz说。“另一个所需的能力处理硅——产量、仓储、物料搬运、收益的所有权问题时集成到系统。这些都是凌乱的物品,如果他们不是真正的计划好了。”

所有这些元素发挥作用在包的类型选择,当选择需要的设计到制造流程。

“我们必须在设计阶段介入更早。在过去,你几乎完成了布局,然后问道,“我们做什么包装呢?ASE的Chang说。“现在设计更全面,因为机械应力与其余的同时需要考虑设计。现在不仅是你设计你的晶体管或核心ip,但你要看看什么类型的平面图会chiplet布局。”

实际上,曾经被描述为“左移位”成为并发进程的堆栈,并在每个步骤所需的数据需要更全面。

“IP公司要发展,因为层次的分析和信息,他们需要提供推进,”Michael Munsey表示技术解决方案销售高级主管西门子数字行业软件。“如果你一块较小的IP公司做部分,如USB或PCI,会进入更大。但你会看到IP公司推出chiplets,和那些真正需要的信息,不仅将电分析,但还的力学分析,产生一个集成流。”

计算密度是只会增加,并将所有这些不同的计算元素打包使得散热更加困难。这反过来会导致机械应力在异构设备的其他地方,但并不总是一个希望它发生。

“如果你有AI加速器,它有1的权力killowatt包,然后在系统中有这么多热机械应力从热身的系统,你必须考虑到,”Andy Heinig说部门高效电子主管弗劳恩霍夫IIS的自适应系统分部工程。“我们需要更多的标准。也许我们还需要机械接口标准实现chiplet生态系统。我们确实看到一些差距。但首先我们需要原型演示,结合不同chiplets从合作伙伴,所以我们可以看到什么是失踪。chiplet生态系统是完全不同于我们看到在Intel和AMD方面,他们做的一切内部,一切在控制之下。如果我们真的想要构建一个开放的生态系统,那么我们将会看到很多问题出现在未来。”

热力和机械并不是完全独立的。“压力产生热量,”约翰·弗格森说,产品管理主管Calibre nmDRC西门子EDA。“因此,更多的叠加应用,静态温度越高。同样,作为材料加热他们扩大。给出几种不同的材料组成的一个系统,每个都有不同的热系数、接触周期性加热和冷却等最终导致可靠性问题埃米尔的影响。”

占所有这增加了设计成本,同时,这可能会限制公司multi-die集成方式。

“如果我们得到多个死于多个地方,首先你必须看看如果这些事情已经是脚距他们建造的,”说,节奏的公园。”例如,在die-to-die chiplet UCIe基础上,有一个选项为标准包装,这将是一个倒装芯片与125 - 130微米针距和东西会在一个插入器可以35-micron音高。如果脚距40或50微米,我不得不使用硅插入器或某种互连桥,这就增加了成本。这就是为什么有些人可能选择一个标准组件的版本,因为如果你把所有的倒装芯片间距125 -微米,你可以在一个传统的包层,这是成本明显低于使用硅插入器或嵌入式桥。”

成本可以大幅上升如果设备过早失败。“如果你是一个公司组装chiplets来自多个供应商,完成互连,您仍然需要集成和负责的测试系统,“说proteanTecs切断。“例如,如果你有四个合作伙伴,你要从他们每个人有自己的单独的测试程序测试方法。chiplet积分器,你负责测试最终产品,当有错了,你要知道为什么。当一个单片芯片是失败的,它是你自己的死,你有必要的信息来调试。但是如果你有四个不同的供应商,你怎么知道哪一个是负责任?芯片,检测到的错误不一定是问题的根源,因为它可能是美联储错误数据的另一个上游的芯片供应商数据链”。

定制
自定义添加另一个层面的复杂性时的压力。虽然一个定制的设计,理论上,可以提供最大的能源效率和性能,也汇集了大量的作品以独特的方式。已经有一些讨论是否在各种会议上第一个商业chiplets将子系统而不是单独的芯片非常具体的功能。

“一个标准接口,和其他人做同样的事不会区分你的产品,”迈克尔·波斯纳说,产品线Synopsys对此高级IP组主任。“如果你想挤出更多的性能,或者降低你的力量,或者区分整个界面,这就是为什么我们定制的IP。但随着这些包装技术,越来越难做。UCIe定义为标准或有机interposer-based或硅桥。所以你必须立即牺牲撞球。即使标准UCIe-defined 100 nm撞球场,这不是auto-grade测试,但130纳米有机是汽车级。所以你有这个临时区域之间不匹配的标准和技术。然后你有机械问题,还没有足够的数据来做大量的模拟,甚至这些都是基于一些理论。我们需要更多的数据。”

与所有新方法一样,许多想法被提出。哪些贴还有待观察。

“往前走,热分析信息可以作为元数据存储在芯片本身,然后传递到机械/热分析工具层次的分析,“西门子Munsey说。“当你进入电气/机械/系统级分析,你会收集很多非常有用的数据,可以反馈到流。所以我们听到关于左移位并试图左移位,实际上始于机械信息驱动决策的过程和为下一代产品。”

这适用于chiplets以及non-chiplet设计。“考虑电力优化传统place-and-route今天,”弗格森说。“对于每个块都有一个指定的水平的预期的功率要求。这有助于推动配售来满足整个芯片级用电限制。同样的需要做chiplets 3 d-ic环境。这意味着执行electro-thermo-mechanical分析在一个最小的包捕获每个chiplet公差电行为在一个给定的形变场窗口,连同相应的标准,这样的信息是如何存储和转移。从那里,因为每个chiplet放置3 d-ic封装成一个更大的,随后的形变场分析确定需要配置是否满足最小规格为每个chiplet放置在组装。当然,自动化将仍然是一个挑战thermos-mechanical模拟的性能和容量需求与当前最先进的解决方案”。

结论
它并不完全清楚chiplets将推出,或他们将如何包装。但有一个清晰的方向对异构集成先进的包,和很多问题至少被确认,即使目前没有解决方案。

“More-than-Moore与电子前进的唯一途径。可能会有2或1 nm设计,但是设计的技术节点的数量将非常有限,因为成本,”弗劳恩霍夫的Heinig说。“但是现在没有人想成为第一个来自不同供应商的chiplets构建一个系统。他们不想要花数百万美元的风险和了解整个供应链,什么是必要的,和开发的第一个原型展示每个人如何工作和可能的阻塞点。他们宁愿第二。”