这是今天比以往任何时候都更容易设计芯片,不能生产。
随着soc设备的复杂性增加,成为设计团队和组织必须重新审视彼此如何工作以提高生产力。在这个方向上一个巨大的一步是桥之间的差距前端设计过程和物理后端设计流程。
我们通常称之为比喻的“墙”,但真的没有物理障碍分离前端设计团队工作的后端。有时,这些团队在同一屋檐下工作,其他时候他们为同一家公司工作,但在不同的国家。很多时候这些团队为不同的公司工作,但在几乎所有情况下,人们在这些团队很少交谈。
我最近策划客户会晤前端经理SoC设计和物理设计的过程。虽然努力工作在同一家公司好几年了,他们之前从未见过面对面的会议。然而设计的成功或失败取决于两支球队能够和谐地执行他们的工作。提高这两个之间的通信将有助于更有效地设计过程,最终在较短的时间内更好的芯片。
例如,一个最关键的挑战SoC设计团队是定时关闭。随着设计越来越复杂,实现定时关闭需要更长的时间和危害的成功市场介绍硅。今天的EDA技术,它很容易前端数字逻辑设计团队可以创建芯片无法通过物理地点和路线合成过程。这些芯片设计从来没有满足定时关闭。
简单地说,它是现在比以往更容易设计芯片,将无法生产。我们所有的人在这个行业可以被取消的项目涉及恐怖故事,因为后端团队无法实现定时关闭。但是后端团队不是罪魁祸首。
过程的开始:前端团队通常映射出一个“纸”SoC设计的平面布置图并发送RTL和网表文件“墙”的后端集成商,他们必须把它变成真正的把盖茨和宏。这些平面布置图似乎逻辑从市场需求的角度来看,前端团队感知。物理布局团队构建自己的“生产”平面布置图然后努力实现若干次迭代后定时关闭。原因是,尽管团队严格验证的逻辑逻辑从RTL的角度来看,没有人收时间设计,直到它到达门口的物理团队。从本质上讲,逻辑并没有从物理的角度验证前端团队。
时间要求今天的soc非常紧张,并成为临界尺寸缩小,更多的“东西”被设计成一个死。今天是一个给定的设计是如此之大,信号不能从SoC的一边移动到另一个时钟周期。这需要时机的智能插入管道端过程中处理数据系统时间规范的要求。
虽然芯片的CPU和内存控制器部分相对较近在大多数平面布置图,定时关闭问题少的后端团队经常出现“性感”元素,如图像加速器,安全加密引擎,外围设备,照相机和显示控制器等等。由于区域限制死了,这些功能块的形式分布于整个平面布置图,必须连接由一个互连必须通过可用的线程蛇形路线死“白色空间”。
时将这些IP块,平面布置图和顶层互连的问题开始出现。对于今天的复杂的设计,众多的迭代现在需要实现定时关闭可以添加几个月的过程。和后端团队被指责为延期。
太多的时间,不公平的体育团队。如果双方能合作早在这个过程中,在后端出现的这些问题是可以避免的。上市时间是现在比以往任何时候都更为重要。如果有缩短上市时间的方法通过更好的合作然后每个团队都应该彻底探索这些选项。
如果前端团队可以提供设计意图的信息物理团队早在这个过程吗?如果物理设计团队可以提供输入平面布置图信息在前端设计过程?更好的信息流动可以用来避免定时关闭延迟,SoC设计移动接近初步的成功,并可能削减数周或数月提上日程。如果前端团队验证他们的设计从物理的角度来看,这样的布局团队有一个更好的起点吗?
这种类型的合作可能发生如果工程师在逻辑设计团队和物理设计团队更意识到所面临的挑战。开始意识到后端问题会导致SoC设计更容易的地方,路线和关闭时间在后端。这将变得越来越重要,因为我们的行业转换到主流28 nm和较小的技术流程,导致更大、更复杂的soc的倾向更多的时间关闭和后端困难。
|
|
|
|
|
|
|
|
|
很好的分享