关闭时间在一个eFPGA需要多个设计师,使定义方法很重要。
像年轻的孩子,当我们开始上学的第一课我们学习如何分享,然后迅速用剪刀不运行。是肯特Orthner Achronix高级主管的系统工程,在设计自动化会议上讨论了今年6月,共享也很关键时关闭时间与嵌入式fpga (eFPGAs)。
eFPGA,如Achronix Speedcore IP,关闭时间的任务属于两种人:ASIC设计师负责主机ASIC的设计和FPGA设计师负责设计针对FPGA。这种情况类似于如何定时关闭在PCB的FPGA设计者需要合作和分享时间。当然,FPGA设计可能会改变董事会设计完成后。
的可编程的块eFPGA可能插入任何地方在ASIC,这意味着个人eFPGA端口可以连接到其他块在ASIC或缓冲连接到外部别针。进一步复杂化的过程是设计主机eFPGA能够而且将会改变随着时间的推移,可能年后ASIC设计。
而不是让其设计团队开发的过程,它有助于有一个已定义的方法实现定时关闭以及支持行业标准时间分析工具。正如Orthner解释(他的演讲视频在这里),有两个时间模型或模式设计团队:可用简单的和先进的。
简单的模式
在简单的计时模式,IP在主机之间的时间之外的ASIC Speedcore实例终止在注册界面集群的边界环如下所示。在这种情况下,延迟不依赖于设计承载的实例。简单的模式,定时关闭由SoC执行供应商使用标准工具,如Synopsys对此的黄金时段的lib文件表示时间数据(设置/保持/ clock-to-q) /边界拖鞋。Achronix王牌设计工具在这种情况下可能需要插入时钟延迟信息。
图1:时间之间的IP主机之外的ASIC实例终止在注册界面聚集在边界环。来源:Achronix
高级模式
这个时机关闭场景更为复杂,因为Speedcore eFPGA之间的共享IP外供应商和ACE SoC设计工具,如下所示。高级模式,. lib文件不包含延迟到一个特定的触发器的面料,而是代表一个范围的人字拖,选择,定时关闭使用硬件. lib文件关联时间关闭在设计工具。. lib文件还包含一个设置为每个销/保持/ clk-to-q价值。在这种模式下,最后的时间批准来自于工具,完成通过使用一套用户设计包含关键路径代表实际的终端用户设计。
图2:定时关闭eFPGA和外部之间的IP是复杂的,因为它是在SoC之间共享供应商和设计工具。来源:Achronix
定时关闭是一个迭代的过程
定时关闭由一组基本的步骤:
奖金是时机的选择模式不需要在ASIC设计的时间。它可以由FPGA设计师。欲了解更多,请看视频在这里。
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