具有更少迭代和更快周转时间的计时收敛。
电子设计开发人员非常讨厌出现在项目进度后期的迭代、资源密集型任务。由于竞争，大多数工程师都承受着巨大的上市时间(TTM)压力，同时被告知他们必须最小化项目和终端芯片的成本。此外，在数据中心、移动、汽车、人工智能(AI)和物联网(IoT)等终端市场的推动下，他们正在努力满足比前几代产品更激进的功率、性能和面积(PPA)要求。试图在长时间表的“最后一英里”同时优化所有这些维度是一个巨大的挑战。每个迭代循环都会延迟设计的结束，延长TTM，并可能导致在满足需求方面的妥协。
一个传统上涉及多个长迭代的领域是时序闭合过程。回到手工设计的时代，在对布局进行时序分析时，会出现令人不快的意外，并且需要在tapout之前进行多次手动迭代。使用逻辑综合、楼层规划、布置、时钟树综合(CTS)和路由工具自动化实现过程对一些人有所帮助，当这些工具具有时间意识时，结果甚至更好。如今，他们在设计实现的过程中执行静态时序分析(STA)。目标是使生成的布局满足所有时序要求。
不幸的是，大多数芯片项目都没有实现这一目标。在地点和路线的结论，他们运行签收STA，并发现设置和保持时间违反。主要原因是由于先进节点硅工艺的物理效应，分析类型增加了。此外，许多项目使用不同的供应商和不同的工具来实现和终止STA，因此相关性充其量是松散的。解决时间问题需要一个工程变更命令(ECO)工具来为实现工具创建一系列指令，以调整布局以获得更好的STA签收结果。
这不是一次性的。典型的芯片项目可能需要大约20次ECO迭代才能获得足够的收敛，使STA与预测结果匹配。在大型设计中，每次ECO运行需要几天时间，每次布局运行需要几天时间，因此每次迭代的TAT超过一周。结果是，许多芯片开发团队花费至少一个月，甚至更多时间，试图实现定时退出。这对项目成本和TTM产生了巨大的影响。显然，该行业需要一个更加集成的ECO解决方案，具有更短的TAT和更少的时间收敛迭代。
即使存在所有的挑战，时间只是现代芯片设计闭包的一个方面。从历史上看，时钟树和漏电也需要多个ECO循环才能达到注销状态。深亚微米工艺节点已经将额外类型的eco引入了签名回路，包括动态功率、可靠性和IR下降、老化、工艺变化和鲁棒性、掩模后金属规则以及各种设计规则检查。
一个现代的ECO解决方案必须跨越所有这些维度，提供快速的TAT并实现最小的迭代。它必须具有物理意识，以便能够为布局工具提供优化的指令，以获得可预测的结果和快速收敛到签收。它还必须具有高容量，能够支持执行分析的越来越多的角落。
Synopsys对此PrimeClosure基于Synopsys PT-ECO和Synopsys tweak的功能，并为ECO添加了新技术。它能够处理100多个设计场景，超过10亿个实例。它可以高效快速地处理有许多违规的“脏”设计，使其适合在初步布局可用时立即运行。通过直接集成Synopsys PrimeTime，可以在整个流程中提供准确的计时和优秀的计时相关性。
有许多设计优化、关闭和终止的维度。Synopsys PrimeClosure专注于解决时序、电源、性能、面积、时钟网络、压降、鲁棒性、变化、老化和金属等问题。通过与Synopsys PrimeShield紧密集成，并与Ansys RedHawk-SC紧密集成，可以帮助实现鲁棒性，寄生变异和老化。
此外，它可以执行分层ECO，读取顶级报告以运行块级ECO，反之亦然。它为所有ECO活动提供了统一的驾驶舱，包括支持在所有视图(物理、原理图、网络列表等)中进行多功能和交互式编辑。传统的ECO工具仅自动化了约85%至90%的PPA优化，其余的闭包需要定制配方、专业工程师知识、繁琐的手动调整和数月的迭代。集成了Synopsys DSO成熟的AI和机器学习(ML)流程。人工智能大规模探索最后一英里的设计优化。这取代了传统的劳动密集型工作，通过自动化较少后果的决策，并在较短的时间内以较少的硬件资源实现设计目标。了解更多在这里．
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