中文 英语

新型晶体管结构在3nm/2nm

门-全方位fet将取代finfet,但过渡将是昂贵和困难的。

受欢迎程度

几家晶圆厂继续开发基于下一代全门晶体管的新工艺,包括更先进的高移动性版本,但将这些技术投入生产将是困难和昂贵的。

英特尔,三星,台积电和其他人正在为今天的过渡奠定基础芬特晶体管的新大门四周从明年或2023年开始,在3nm和2nm节点上安装场效应晶体管(GAA FET)。砷化镓场效应晶体管具有更好的性能、更低的功率和更低的泄漏率,当FinFET耗尽蒸汽时,它们将被要求在3nm以下。但是,尽管这些新型晶体管被认为是FinFET的一个进化步骤,并且它们已经进行了多年的研发,但任何新的晶体管类型或材料对芯片行业来说都是一项巨大的任务。芯片制造商一直在尽可能地推迟这一行动,但为了继续缩小规模,需要砷化镓场效应晶体管。

目前研发中有几种GAA架构,尽管供应商专注于一种版本,称为纳米片fet。基本上,一个nanosheet场效应晶体管它的一侧是一个finFET,周围包裹着一个栅极,以更低的功耗实现更高的性能芯片。


图1:平面晶体管、finfet和门-全能

“GAA技术对于晶体管的持续缩放至关重要。3nm GAA的一个关键特性是阈值电压,可达0.3V。与3nm finfet相比,这大大降低了待机功率,实现了更好的切换,”IBS首席执行官Handel Jones说。“3nm GAA的产品设计成本不应与3nm finfet有显著差异。但关键的挑战是GAA的IP资格,这将花费3纳米finFET的1.5倍。”

转向任何新的晶体管技术都是具有挑战性的,纳米片fet的推出时间表因foundry而异。例如,三星正在出货基于7纳米和5纳米finfet的各种工艺,并计划在2022/2023年推出3纳米的纳米片。同时,根据IBS的消息,台积电将把finFET扩展到3nm,但将在2024/2025年迁移到2nm的纳米片fet。英特尔和其他公司也在研究纳米薄片。

纳米片fet包含了几个组件,包括一个通道,它允许电子通过晶体管。第一个纳米片fet将由传统的硅基沟道材料组成,但下一代版本可能会包含所谓的高移动性沟道材料。这些材料使电子在通道中移动更快,提高了设备的性能。

高迁移率通道并不是新出现的,在晶体管中已使用多年。但这些材料对纳米片的集成提出了一些挑战,供应商正在采取不同的方法来开发它们:

  • 在IEDM,英特尔在具有应变硅 - 锗(SiGe)通道材料的纳米片PMOS装置上呈现了一篇论文。英特尔开发了使用一些呼叫频道第一进程的设备。
  • IBM正在开发一种类似的SiGe纳米片,使用的是另一种通道——最后一种工艺。
  • 其他通道材料在研发中。

芯片扩展挑战
有能力制造先进节点芯片的公司数量随着工艺结构的变化而不断减少,而每增加一个新的节点,其成本就会越来越高。台积电最先进的300毫米晶圆厂耗资200亿美元。

几十年来,集成电路行业一直遵循摩尔定律,每18到24个月晶体管密度翻一番,以便在芯片上增加更多功能。但随着每个新流程节点成本的上升,节奏也变慢了。这是在20nm处首次观察到的,当时平面晶体管耗尽了蒸汽,需要用FinFET代替,并且随着GAA FET的引入,它可能会进一步减慢。

在22nm和16/14电流泄漏时,finfet的帮助显著。“与之前的平面晶体管相比,由栅极三面接触的鳍片可以更好地控制鳍片内部形成的沟道,”哈佛大学研究中心主任Nerissa Draeger说林研究

在7nm及以下时,静电泄漏问题再次变得越来越严重,功率和性能优势开始减弱。过去,芯片制造商预计晶体管规格将扩展0.7倍,在相同功率下,性能提升40%,面积减少50%。现在,性能的提高大约在15%到20%之间,需要更复杂的工艺、新材料和不同的制造设备才能获得这些结果。

为了降低成本,芯片制造商已经开始部署比过去更加异构的新架构,他们对在最新工艺节点制造的产品也变得更加挑剔。并不是所有的芯片都需要finFETs。模拟电路、射频电路和其他电路是围绕更成熟的流程构建的,需求仍然很高。

但数字逻辑仍在不断扩展,新的晶体管结构正在以3nm及更高的速度进行研发。最大的问题是,有多少公司将继续为不断缩小的功能提供资金,以及这些先进的节点芯片如何有效地与同一封装或系统中更成熟的工艺集成。

“这真的是关于死亡经济学的,”沃尔特·吴(Walter Ng)说,他是美国农业大学商业发展副总裁联电.“在最尖端的节点上,晶圆的成本是天文数字,所以很少有客户和应用程序能够负担得起利用昂贵的加工技术。即使客户能够负担得起成本,他们的一些模具尺寸正在运行的最大十字线尺寸。这当然会带来产量方面的挑战。”

在后缘和前沿节点,对芯片的需求仍然巨大。“芯片行业存在分歧,包括深度学习和其他应用在内的超级计算需求正在推动越来越多的计算能力需求,这将来自3nm、2nm和更高的计算能力。”该公司首席执行官Aki Fujimura说d2.“同时,物联网和其他高批量,低成本应用将继续使用后缘。”

为什么是纳米纸?
然而,在前沿,有几个障碍需要克服。当翅片宽度达到5nm(相当于3nm节点)时,FINFET接近其实际极限。FinFET的接触聚间距(CPP)达到45nm左右的极限,金属间距为22nm。CPP测量从一个晶体管的栅极触点到相邻器件上的栅极触点的距离。

一旦FinFET失去动力,芯片制造商将转向3nm/2nm甚至更高的纳米片FET。FinFET仍然适用于16nm/14nm到3nm的芯片,而平面晶体管将仍然是22nm及以上的主流技术。

周围的门与Finfet不同。Lam的Draeger解释道:“四周栅极晶体管(GAA晶体管)是一种改进型晶体管结构,其中栅极从四面八方接触沟道,并实现持续缩放。”。早期的砷化镓器件将使用垂直堆叠的纳米片。它们由独立的水平片构成,四面被栅极材料包围。这相对于FinFET提供了更好的通道控制

在纳米片场效应晶体管中,每个小片组成一个通道。第一个纳米片fet将包含用于fet和fet设备的硅基沟道材料。第二代纳米片可能将使用高迁移率材料用于pet,而pet将继续使用硅。

一个纳米片场效应晶体管由两个或多个片组成。最近,Leti展示了一种含有7片纳米片的FET。Leti公司的高级集成工程师Sylvain Barraud在一篇论文中表示,七层GAA“比通常的两层堆叠的纳米GAA晶体管提高了3倍”。

在表面上,3nm FinFET和纳米片之间的缩放益处似乎是最小的。最初,纳米片FET可以具有44nm的CPP,具有12nm的栅极长度。

但是纳米片比FinFET有几个优点。使用FINFET,设备的宽度被量化。不过,在纳米片中,IC厂商有能力改变晶体管片的宽度。例如,具有较宽薄片的纳米薄片可提供更多驱动电流和性能。窄纳米片的驱动电流较小,但占用的面积较小。

Imec公司CMOS技术高级副总裁Sri Samavedam在一篇论文中表示:“GAA架构改进了短通道控制,进一步实现栅极长度的调整,堆叠的纳米片提高了每足迹的驱动强度。”

除了技术上的优点,纳米片场效应晶体管正在一些特定的铸造厂进行开发,给客户提供了多种选择,也有一些困难的选择。

目前,三星计划在2022/2023年推出全球首款3nm纳米片。“初始生产在2022年第4季度的概率为50%。大批量生产,包括在2023年第二季度至第三季度,of<0.08的概率为60%,”IBS的Jones说。

但是,转向一种新的晶体管涉及一些成本和上市时间风险。考虑到这一点,客户还有其他选择。例如,台积电计划将finfet扩展到3纳米,然后将转向纳米片。

“三星是3NM Gaa中的明确领导者,但台积电也在开发2024年至2025年的2nm Gaa,”琼斯说。“TSMC已经表现出出色的营销技巧,以获得许多大客户在3NM FinFET技术中实施设计。”

无论如何,开发5纳米/3纳米及以上芯片的成本都是天文数字。因此,客户正在寻找替代品,比如先进的包装。

该公司总裁兼首席执行官苏博德·库尔卡尼(Subodh Kulkarni)表示:“随着芯片规模的扩大,在新节点上生产更小的晶体管越来越困难,重点已经转移到其他领域,在这些领域中,您可以在封装领域获得更低功耗、速度和更高内存的好处。”赛博光学

使nanosheets
在某种程度上,尖端IC供应商将迁移到GAA架构,如纳米薄片,这是新的,涉及各种制造挑战。

Lam Research计算产品副总裁David Fried表示:“就像从平面到finFET的过渡一样,从finFET到GAA的过渡将是艰难的,但只是在少数非常具体的方面。”“当转向finfet时,最大的挑战是在垂直井壁上优化设备,因此出现了许多表面准备和沉积的挑战。现在,有了GAA,我们必须优化结构下面的设备。这些同样的表面准备和沉积挑战在这里变得更加具有挑战性。”

蚀刻,一种去除结构中材料的工艺,在这里也是一个挑战。“对于平面器件,当你需要各向同性(共形)工艺与各向异性(定向)工艺时,这通常是非常清楚的,”Fried说。“对于finFET,这变得有点棘手。对于GAA,这一问题变得非常棘手。有些工艺在某些地方需要各向同性,比如在纳米线/薄片下蚀刻,也需要各向异性。这成为工艺挑战和集成挑战。”


图2:堆叠型纳米片场效应管的工艺流程。来源:Leti /半导体工程

在工艺流程中,纳米片FET首先在衬底上形成超晶格结构。外延工具在衬底上交替沉积SiGe和硅层。一个堆栈至少由三层SiGe和三层硅组成。

下一步是在超晶格结构中发展微小的垂直翅片。每个翅片之间都有一个空间。在fab流程中,使用极紫外对翅片进行图案化(EUV)光刻,其次是蚀刻工艺。

“GAA晶体管的性能取决于它最弱的通道,因此需要单独的纳米片尺寸控制计量,”美国纳米技术公司战略产品营销高级总监斯科特·胡佛(Scott Hoover)说论创新.“通过超晶格形成鳍需要对厚度、成分和硅片CDs进行单独的层控制。”

然后是一个更难的步骤——形成内部垫片。首先,使用横向蚀刻工艺将超晶格结构中的SiGe层的外部凹陷。这将创建小空间,其中填充了电介质材料。

“控制过程变异对于内部间隔槽的蚀刻是非常困难的,因为没有蚀刻停止电话.“理想情况下,您试图仅在纳米线之间凹陷纳米线之间的牺牲ePI,在侧壁间隔物中,然后用介电内部间隔物替换该ePI层。这是一个关键的〜5nm凹陷蚀刻,没有距离,没有蚀刻停止。这是不相当于没有净的走绳行走的过程。“

还有其他挑战。“内部间隔模块对于定义关键的最终晶体管特性至关重要,该模块的控制对于最小化晶体管的可变性至关重要。内部间隔模块提供有效栅极长度的控制,并将栅极与源极/漏极epi隔离,”at心理契约“在本模块中,SiGe缩进,然后内垫片沉积和凹陷。在内垫片形成的每个步骤中,精确控制缩进和最终垫片凹陷的形状和CD对于确保正确的设备性能至关重要。此外,堆栈中的每个单独通道都需要控制。”

然后,形成源/漏,然后是通道释放过程。为此,超晶格结构中的SiGe层是用蚀刻工艺去除的。剩下的是硅基层或硅片,它们构成了通道。

“该步骤是Gaa结构彼此分离的地方,这可能导致埋地的缺陷类型,例如纳米片之间的残留物,纳米液之间的残留物,或对纳米片本身相邻的源/漏区的选择性损坏,”交叉说过。

还有更多的挑战。Onto的Hoover说:“渠道释放需要单独控制板材高度、拐角侵蚀和渠道弯曲。”。

结构中沉积了高k/金属栅材料。最后,形成铜互连线,形成纳米片场效应晶体管。“其他可能发生变化的模块包括设备的底部隔离和用于容纳纳米片的工作功能金属/层,但这些主要依赖于行业中已经知道/开发的工艺,并不像内部间隔层那样困难。当然,随着设备规模的扩大,即使不是新的或根本改变的模块也会变得越来越困难,”TEL的Clark说。

高机动设备
第一批纳米片FET将采用硅基通道。理论上,这些纳米片被认为优于FinFet,但事实并非总是如此。

“从finFET到纳米片,我们观察到电子迁移率(对于net)有了很大的改善。问题是pFET空穴迁移率的降低。这就是我们需要解决的问题,”IBM设备和单元流程研发经理Nicolas Loubet在一次演示中说。

换句话说,芯片制造商需要改进纳米片的pFET性能。因此,供应商正在开发具有改进PFET的第二代纳米片FET。第二代纳米片将继续为nFET使用硅基通道,因为它们提供了足够的性能。

为了提高pet的性能,芯片制造商正在研究高移动性通道材料。领先的材料竞争者是SiGe,尽管III-V材料、锗和其他技术正在研发中。

英特尔设备工程师Ashish Agrawal在一篇论文中说:“由于其优越的空穴迁移率和成熟的批量生产工艺,应变SiGe最近成为了硅的一种有前途的pet沟道替代品。”

为了将这些材料集成到设备中,芯片制造商在晶圆厂实施所谓的应变工程流程。应变是施加在硅上以提高电子迁移率的一种应力。

应变工程并不是新事物。多年来,芯片制造商一直在通道中使用SiGe合金压力源来提高载波移动性。“应变工程一直是CMOS技术的关键技术之一,”IBM高级研究员Shogo Mochizuki说。“从90nm节点开始,源漏epi生长在通道中诱导应变,以帮助移动性。它仍在finfet中使用。”

因此,芯片制造商将在下一代砷化镓晶体管中引入应变SiGe沟道材料是很自然的,但这增加了一些新的挑战。Mochizuki说:“我们建议用沟道SiGe取代沟道硅。这有助于提高应变和迁移率。此外,这项创新有助于超低Vt器件获得优越的可靠性,这是源漏外延基应变工程所无法提供的。”。“采用新型通道材料的纳米片面临的最大挑战是确保材料的均匀性和结构完整性,以及确保新型通道材料与下游工艺兼容。”

除此之外,还有几种开发SiGe pet通道的方法,包括先通道和后通道工艺。

在IEDM上,英特尔公司发表了一篇关于应变松弛缓冲器(SRB)上SiGe纳米片pMOS器件的论文。纳米片沟道是基于压缩应变SiGe和Si0.4Ge0.6的混合物。pMOS器件由5nm厚度和25nm栅极长度组成。

为此,通道形成在传统纳米片工艺的早期或第一阶段发生。在许多方面,这是SiGe通道的第一个过程。

英特尔的工艺从300毫米基板开始。在衬底上生长SiGe基SRB层。然后,在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交替层。

这就形成了一个超晶格结构,它是pet SiGe通道的基础。“在这项工作中,我们展示了一个埋藏的Si0.7Ge0.3 SRB全球应力源,以诱导Si0.4Ge0.6 pFET纳米片的压缩应变,从而增强空穴传输,”英特尔的Agrawal说。

SRB的另一个术语是虚衬底。“传统上,硅衬底决定了沉积或生长在其上的所有外延层的晶格常数。沟道和源极/漏极中的应变性质是由该层与硅衬底之间晶格常数的相对差决定的,”Agrawal说。“对于SRB或虚衬底,我们通过生长松弛Si来改变衬底本身的晶格常数0.7通用电气0.3硅衬底上的缓冲器。沉积在这个缓冲层上的所有后续层都将相对于硅进行应变0.7通用电气0.3. 通过改变衬底的晶格常数,形成弛豫硅0.7通用电气0.3缓冲区,我们可以实现紧张的Nanosheet CMOS。“

其他人则采取了不同的方法。例如,在IEDM上,IBM提出了一篇关于纳米片pFET的论文,该论文使用通道最后一个过程,带有应变SiGe通道。

使用这种方法,IBM的pet纳米片显示峰值空穴迁移率提高了100%,相应的通道电阻降低了40%,同时保持了低于70mV/dec的亚阈值斜率。


图3:叠层SiGe NSS通道的横截面杆图像和EDX元素图,具有4nm厚的Si0.65通用电气0.35沿门柱M1外延生长。Wsheet = 40 nm。来源:IBM

IBM在这个过程的后期开发了一个SiGe通道,而不是在一开始。“我们意识到,从SiGe生长开始,在过程早期外延对应变是无效的。这也带来了集成过程的复杂性和成本。“通过我们的新技术,SiGe层中的应变得以保存。这是因为这个过程是基于SiGe外延方案的,这对提高性能至关重要。”

更具体地说,IBM在通道发布过程之后开发SiGe通道。“在通道释放后,硅纳米薄片被水平和垂直裁剪。然后,我们在裁剪好的硅纳米薄片周围包裹一层SiGe选择性包裹层,称为SiGe包层。”Mochizuki说。“最终的结构是SiGe包层和薄的硅纳米片内核。通过将载流子限制在SiGe包层中,我们可以获得应变SiGe沟道层中载流子迁移率的改善。”

结论
Gate all-around在制造方面面临着诸多挑战,而且成本如此之高,目前尚不清楚有多少芯片制造商能够负担得起。不过幸运的是,这不是唯一的选择。先进的封装和新的设备架构几乎肯定会对当前和未来的设备发挥更大的作用。

然而,没有一种技术可以满足所有的需求。因此,至少就目前而言,该行业可能会接受所有这些技术。

相关的
砷化镓场效应管知识中心
芯片行业的下一代路线图
SRC的新首席执行官透露了下一代项目的一些信息,这些项目涉及从芯片到超维计算和混合现实的方方面面。
3毫米及以上的芯片制造
随着设备规模的不断扩大,出现了许多新技术、问题和不确定性。
高级节点中的变化威胁,包增长
复杂的交互作用和更严格的公差会影响性能、功率和预期寿命。
下一代芯片在堆叠、收缩和检查方面的挑战
一对一和林首席技术官Rick Gottscho。



12评论

Tanj Bennett. 说:

IBM横截面似乎在纸张之间填充了较差的Ti栅极。有什么讨论吗?

下一个拼图似乎是如何将P和N FET放入相同的过程中,尤其是如果在2N节点周围堆叠垂直对。这些层都在空白晶片上提交,右?然后蚀刻开始。并排差异似乎只是掩盖的问题,但它们将如何垂直区分?乐趣。他们是否将较低的套装平面化,然后添加一组新的层次,并在一些屏障层上方工作一组设备?携带晶体结构将有趣。

维克多阿根廷 说:

有趣的阅读。请描述芯片制造商正在为下一代晶体管做些什么。然而,转移到这些技术节点是否有意义仍然是一个问题,因为不仅制造成本,还包括设计、验证、工程时间,以实现上市时间等。
谢谢你的分享。

卡利·霍兰德博士 说:

在砷化镓的哪一个“节点”处,您希望埋设的电源轨到达。我听到的不是第一个砷化镓产品节点。而且,您认为我们什么时候会看到imec叉片或堆叠纳米片(CFET)>

马克LaPedus 说:

你好,Tanj, Karey,

Tanj,我相信你指的是CFETs。”cet设备是N和P设备堆叠在一起的,在逻辑和SRAM扩展方面非常有前景。”

CFETs是困难的。Coventor有一些关于这个主题的博客:
https://www.coventor.com/blog/intrododing-nanosheets-complentary-field-frifice-transistors-c-feT/

Karey,
首先,欠款将在3nm / 2nm下引入纳米蛋白酶FET。除此之外,路线图是多云的。埋地电源轨可能出现在纳米片中,但这并不清楚。

然后,路线图是非常,非常,非常模糊的。根据Imec的路线图,2nm的后半部分将使用叉板。根据Imec的说法,CFETs是针对1.5nm节点的。具体日期尚不清楚。这可能会发生,也可能不会。难以预测。

挑战太多了。见:
3毫米及以上的芯片制造

https://新利体育下载注册www.es-frst.com/making-chips-at-3nm-and-beyond/

说:

这还需要多少原子层沉积?

马克LaPedus 说:

嗨本。这很难量化。这取决于过程,卷等太早说。

Dryiceboy 说:

有趣的文章!
但我的问题是:
英特尔正在使用衬底诱导应变,但是纳米薄片设备有多个衬底,最低的薄片很容易使用衬底诱导应变,但是上面的其他薄片呢?

dryiceboy 说:

另外,这是否意味着栅极可能因为衬底诱导的应变而失去对至少一侧沟道的控制?

坦吉 说:

叉板看起来就像横着的鳍,只有三面环绕着,就像鳍一样。那么,它们是否会恢复到较长的通道,但仍然值得使用,由于布局效率?

还是有什么原因使得它们的通道比finfet短?

yoshiyuki ando 说:

我认为IBM使用2nm技术开发的纳米片晶体管是一项伟大的工作,但与FinFET、多芯片或芯片解决方案相比,它的成本没有竞争力。下一个候选者将是真空通道晶体管。与MOS或双极型晶体管相比,空气或真空通道晶体管有很大的优势。因为电子可以在不与粒子或原子发生碰撞的情况下移动,这导致了像太赫兹那样的高速和低热量产生。其结构简单,与传统CMOS工艺和电路兼容。此外,高电压操作是可行的,因为漏极与任何终端是由绝缘体隔开的,而不是结。请访问YOSHIYUKI ANDO LinkedIN我的活动中的帖子

坦吉 说:

谢谢你,马克。2021年的ISSCC(有时看起来像是IMEC的开放式办公室)有一篇关于forksheet的漂亮论文,它回答了很多关于forksheet的未知数。特别优雅的是,这些板材已经完全耗尽,N对P的行为由浇口金属的选择来控制。它也回答了我关于第四面控制的问题(哇,这看起来很棘手,但可以做到)。

留话


(注意:此名称将公开显示)

Baidu