新的晶体管结构3 nm / 2海里

几个铸造厂继续开发新的过程基于下一代gate-all-around晶体管,包括更先进的高机动版本,但将这些技术引入生产将是困难和昂贵的。

英特尔、三星、台积电和其他从今天的过渡奠定了基础finFET晶体管的新gate-all-around场效应晶体管(棉酚场效应晶体管)3和2 nm节点,明年或2023年开始。棉酚场效应晶体管持有的承诺更好的性能、更低的权力,和更低的泄漏,他们需要下面3海里,当finFETs失去动力。但即使这些新奇的晶体管从finFETs被认为是一个进化步骤,他们多年来一直在研发,任何新的晶体管类型或材料芯片行业是一个艰巨的任务。芯片制造商已经尽可能推迟这一举动,但继续萎缩,棉酚场效应晶体管是必需的。

有几种类型的棉酚在研发架构,虽然厂商专注于一个版本,称为nanosheet场效应晶体管。基本上,一个nanosheet场效应晶体管是finFET的门周围包裹,使高性能芯片以较低的权力。

图1:平面晶体管与finFETs与gate-all-around来源:林的研究

“棉酚技术是至关重要的持续扩展的晶体管。3 nm棉酚的一个关键特征是阈值电压,可以0.3 v。这使得更好的切换备用电源3 nm finFETs相比,较低的“汉德尔·琼斯说,肠易激综合症的首席执行官。“产品设计成本3 nm棉酚不应该从3 nm finFETs明显不同。但关键的挑战是IP棉酚资格,这将花费1.5倍3 nm finFET的成本。”

搬到任何新的晶体管技术挑战,推出时间表nanosheet场效应晶体管不同铸造。例如,三星是运输各种过程基于finFETs 7和5 nm,计划引入nanosheets 3海里的2022/2023。与此同时,台积电将延长finFET 3海里,但会迁移到nanosheet场效应晶体管在2024/2025 2 nm,肠易激综合症。英特尔和其他人也正在nanosheets。

Nanosheet场效应晶体管包含几个组件,包括一个通道,它允许电子流经晶体管。第一nanosheet场效应晶体管将由传统的硅基通道材料,但下一代版本可能会把所谓的高机动通道材料。这些材料使电子移动速度更快的渠道,提高设备的性能。

高机动渠道并不新鲜,多年来一直用于晶体管。但是这些材料存在一些nanosheets集成挑战,和供应商采取了不同的措施来开发:

• IEDM,因特尔发表了一篇论文与紧张nanosheet pMOS器件硅锗(锗硅)通道材料。英特尔开发设备使用一些称之为channel-first过程。
• IBM正在开发一个类似的锗硅nanosheet使用不同channel-last过程。
• 其他通道材料研发。

芯片规模的挑战
的公司数量,可以生产advanced-node芯片几何过程一直在下降,这是与每个新节点变得更加昂贵。台积电最先进的300毫米晶圆厂耗资200亿美元。

几十年来,集成电路产业跟上摩尔定律,加倍晶体管密度每18到24个月,以增加更多的功能到死。但随着每一个新的流程节点的成本上升,节奏有所放缓。首次观察到20 nm,当平面晶体管跑出蒸汽和需要被finFETs取代,而且可能进一步放缓的棉酚场效应晶体管。

FinFETs帮助明显与当前泄漏22 nm和16/14。“相比之前的平面晶体管,鳍,三面接触的大门,提供更好的控制通道的形成在鳍,”尼莉莎Draeger说,大学项目主任林的研究。

7海里和低于静态泄漏再次成为日益凸显的问题,权力和性能优势已开始减少。在过去,芯片制造商可以通过0.7 x期望晶体管规格规模,提高了40%的性能相同数量的权力和面积减少50%。性能增加现在在15%到20%范围内,他们需要更复杂的过程,新材料和不同的生产设备来获得这些结果。

降低成本,芯片制造商已经开始部署新架构比过去更异构,他们变得更加挑剔什么制造的最新流程节点。并不是所有的芯片需要finFETs。模拟、射频等都是建立在更为成熟的流程和仍在高需求。

但是数字逻辑继续规模,在研发和新晶体管结构3 nm和超越。最大的问题是有多少公司会继续资助这个持续收缩特性,以及如何有效地这些advanced-node芯片可以与更成熟的流程集成在同一个包或系统。

说:“它实际上是关于死亡经济学沃尔特·Ng业务发展副总裁联华电子。“在边缘节点,晶片成本天文,很少有客户和一些应用程序可以利用昂贵的工艺技术。甚至为客户,能负担得起的成本,他们的一些模具尺寸,最大十字线大小。当然,导致收益率挑战。”

仍然有巨大的需求为芯片落后和领先的节点。”有一个分叉在超级计算机的芯片行业的需求,包括深度学习和其他应用程序,正在推动一个贪得无厌的需求越来越多的计算能力,将来自3海里,2 nm,“说阿基》的首席执行官d2。”与此同时,物联网和其他大容量、低成本的应用程序将继续使用后缘”。

为什么nanosheets ?
前沿,尽管有很多障碍需要克服。FinFETs方法他们的实际限制当鳍宽度达到5 nm,相当于3 nm节点。联系了保利音高(CPP) finFETs到达限制在45纳米金属球在22 nm。CPP措施从一个晶体管的栅接触门联系邻近的设备上。

一旦finFETs失去动力,芯片制造商将迁移到nanosheet场效应晶体管3 nm / 2 nm,或许超越。FinFETs仍然可行的从16 nm / 14 nm芯片3海里,而平面晶体管将保持在22纳米以上主流技术。

比finFETs Gate-all-around是不同的。“Gate-all-around或棉酚晶体管,是修改晶体管结构的各方联系通道,使门继续扩展,“林Draeger说。“早期棉酚装置将使用了垂直叠加nanosheets。他们建造独立的水平表,各方门材料包围。这提供了改善通道控制相对于finFETs。”

在nanosheet场效应晶体管,每个小板组成一个通道。第一个nanosheet场效应晶体管将把硅pFET和场效应电晶体通道材料设备。第二代nanosheets pFET可能会使用高机动材料,而硅场效应电晶体将继续使用。

nanosheet场效应晶体管包括两个或两个以上的表。最近,Leti证明nanosheet场效应晶体管和七个表。seven-sheet棉酚有“3 x比通常的2级堆叠nanosheet棉酚晶体管、“Sylvain Barraud说Leti高级集成工程师,在纸上。

表面上,扩展利益之间3 nm finFETs nanosheets似乎微乎其微。最初,nanosheet场效应晶体管可以有12海里的44 nm CPP门长度。

但在finFETs nanosheets有几个优势。finFETs,设备的宽度是量子化的。然而在nanosheets, IC供应商有能力改变宽度表的晶体管。例如,nanosheet与更广泛的表提供了更多的驱动电流和性能。狭窄nanosheet驱动电流较小,但占用更小的区域。

“棉酚体系结构进一步改善短沟道控制门长度比例每足迹和堆叠nanosheets改善驱动力量,“Sri Samavedam说,在Imec CMOS技术的高级副总裁,在一篇论文。

除了技术优点,nanosheet场效应晶体管在选择铸造厂正在开发,提供客户各种选项,以及一些艰难的抉择。

目前,三星计划推出世界上第一个nanosheets 3海里的2022/2023。“初始生产Q4/2022的概率是50%。大批量生产与维_₀< 0.08的有60%概率Q3/2023 Q2,“肠易激综合症”琼斯说。

但是搬到一个新的晶体管包括一些成本和上市时间的风险。考虑到这一点,客户有其他选择。例如,台积电计划扩大finFETs nanosheets 3海里然后将。

“三星3 nm棉酚的领导者,但台积电也在开发2 nm棉酚对2024年到2025年,”琼斯说。“台积电已经证明了优秀的营销技巧的大客户来实现设计3 nm finFET技术。”

无论如何,这个芯片研发成本在5 nm / 3 nm和超越是天文数字。所以客户寻找替代品,如先进的包装。

“芯片扩展使其越来越难以想出更小的晶体管在新的节点,重点已经转移到其他地区,你可以得到的好处更低的能耗,在包装速度和更高的内存区域,“Subodh Kulkarni的总裁兼首席执行官CyberOptics。

使nanosheets
在某种程度上,领先的IC供应商将迁移到棉酚像nanosheets架构,这是新的和涉及各种制造挑战。

finFET“像从平面的转变,从finFET过渡到棉酚将是艰难的,但只在一些非常具体的方式,”大卫说油炸,计算产品的副总裁林研究。“搬到finFETs时,面临的最大挑战是优化垂直侧壁上的设备,所以很多表面准备和沉积的挑战了。现在,棉酚,我们必须优化设备的底部结构。这些相同的表面准备和沉积的挑战变得更具挑战性。”

腐蚀,这一过程移除材料结构,也是具有挑战性的。“与平面设备,它通常是很清楚当你需要一个过程,是各向同性(形)与一个各向异性的过程(定向),“油炸说。“与finFET,这有点棘手。与棉酚,这个问题变得很粗糙。有些流程需要各向同性在一些地方像蚀刻在nano-wire /表以及各向异性。这个过程成为一个挑战,一个集成挑战。”

图2:工艺流程堆叠nanosheet场效应晶体管。来源:Leti /半导体工程

在工艺流程中,nanosheet场效应晶体管的形成始于super-lattice结构衬底。一个外延工具存款互层锗硅和硅衬底。至少,一个堆栈将包括三层锗硅和硅的三层。

下一步是开发微小super-lattice垂直的鳍结构。在其间每个鳍是独立的空间。工厂流,鳍使用极端的紫外线(EUV)光刻,紧随其后的是一个腐蚀过程。

“棉酚晶体管只是一样好最薄弱的通道,从而要求个人nanosheet维控制计量,”斯科特·胡佛,战略产品营销高级总监上的创新。“通过super-lattice鳍的形成需要个人控制层厚度、成分、和硅胶片cd。”

然后是一个困难的步骤——内部间隔器的形成。首先,锗硅层的外层部分super-lattice结构嵌入使用横向腐蚀过程。这创造了小空间,充满了电介质材料。

“控制过程变异内心的间隔休息腐蚀是非常困难的,因为没有蚀刻停止,”罗伯特•克拉克说,技术人员的高级成员电话。“理想情况下,你想休息了牺牲epi纳米线之间只有通过侧壁间隔器,然后取代epi层电介质内部间隔。这是一个关键的~ 5 nm休会蚀刻没有视线,没有腐蚀停止。的过程相当于一个走钢丝不净。”

还有其他挑战。“内部间隔模块是至关重要的关键的最后的晶体管特性的定义和控制该模块以减少晶体管可变性是至关重要的。内部间隔模块提供有效的控制长度和隔离了登机口从源/漏epi,”安德鲁十字架说,过程控制解决方案总监心理契约。“在这个模块中,锗硅是缩进,那么内部间隔器是沉积和休会。在内部间隔形成每一个步骤,精确控制形状和CD的缩进和最终的间隔休息,以确保正确的设备性能是至关重要的。此外,需要控制每个通道堆栈。”

然后,源/漏形成,其次是频道发布过程。为此,super-lattice锗硅层结构中使用一个腐蚀过程。剩下的是硅层或表,构成了通道。

“这一步是棉酚结构分开的地方,从而导致具有挑战性的埋藏缺陷类型,如nanosheets之间残留,破坏nanosheets,或选择性损害源/漏区毗邻nanosheets本身,“十字架说。

甚至还有更多的挑战。“频道发布需要个别控制表高度,角落侵蚀,河道弯曲,“到是胡佛说。

High-k /金属栅极材料中沉积结构。最后,铜互联形成,导致nanosheet场效应晶体管。”可能会改变的其他模块隔离设备的底部和workfunction金属/层,以适应nanosheets,但是那些主要依赖于过程,已知/开发的工业和不被认为是内部间隔形成一样困难。当然,即使没有新的或更改的模块从根本上继续变得越来越困难,因为设备规模,”电话的克拉克说。

高机动设备
第一个nanosheet场效应晶体管将把硅频道。理论上,这些nanosheets优于finFETs,但这并非总是如此。

“从finFET nanosheets,我们观察到很大改善电子的流动性(场效应电晶体)。这个问题将会是一个退化的pFET空穴迁移率。说:“这就是我们需要解决尼古拉•Loubet IBM、设备和单元工艺研发经理表示。

换句话说,芯片制造商需要改善nanosheets pFET性能。所以供应商正在开发第二代nanosheet场效应晶体管,pFETs有所改善。第二代nanosheets将继续使用硅场效应电晶体渠道提供足够的性能。

提高pFET,芯片制造商正在高迁移率材料频道。锗硅材料主要竞争者,尽管III-V材料,锗和其他技术研发。

“紧张汞灯)最近成为一个有前途的pFET频道替代硅由于其优良的空穴迁移率和成熟的处理的大规模生产,“阿格拉瓦尔说,英特尔,设备工程师的一篇论文中。

这些材料在集成设备,芯片制造商工厂实现所谓的应变工程流程。应变是一种强调应用于硅提高电子迁移率。

应变工程并不新鲜。多年来,芯片制造商锗硅合金使用压力的渠道来提高载流子迁移率。“应变工程一直在CMOS技术的关键技术之一,”富山庄Mochizuki说,IBM高级研究员。“从90 nm节点,source-drain epi增长引起的应变通道帮助流动。它仍然是被用于finFETs。”

所以很自然地,这些芯片制造商将引入应变锗硅通道材料在下一代棉酚晶体管,但增加了一些新的挑战。“我们建议更换频道与频道锗硅硅。这可以帮助提高应变和机动性。此外,这种创新有助于一个超low-Vt装置获得优越的可靠性,不能提供source-drain应变外延基础工程”Mochizuki说。面临的最大挑战”nanosheets新通道材料是确保一致性和材料的结构完整性,以及确保新通道材料兼容下游过程。”

最重要的是,有几种方法可以开发锗硅pFET渠道,包括通道第一和最后一个通道的过程。

IEDM,因特尔发表了一篇论文在锗硅nanosheet pMOS器件应变放松缓冲区(SRB)。nanosheet通道是基于压缩与混合Si0.4Ge0.6锗硅紧张。办公室的设备由一个5 nm薄板厚度25 nm门长度。

为此,通道的形成发生在早期或第一阶段在传统nanosheet过程。在许多方面,这锗硅频道第一过程。

英特尔的过程始于一个300毫米衬底。一层SiGe-based SRB生长基质。然后,交错层压Si0.4Ge0.6和拉伸硅在SRB生长层。

这将创建一个super-lattice结构的基础形式pFET锗硅通道。”在这个工作中,我们演示埋Si0.7Ge0.3 SRB的全球压力诱导压缩应变在Si0.4Ge0.6 pFET nanosheets,导致增强孔运输,”英特尔Agrawal说。

SRB的另一个术语是一个虚拟的衬底。“传统上,硅衬底决定了晶格常数的外延层沉积或生长在上面。应变的本质在英吉利海峡和源/漏取决于之间的晶格常数的相对差异层对硅衬底,”Agrawal说。“对SRB或虚拟基板的情况下,我们改变了晶格常数轻松Si衬底本身的增长_0.7通用电气_0.3缓冲硅衬底之上。这个缓冲区的所有后续层上沉积将紧张的Si_0.7通用电气_0.3。通过改变晶格常数的Si衬底的放松_0.7通用电气_0.3缓冲区,我们可以实现nanosheet CMOS紧张。”

其他人则采取不同的方法。例如,在IEDM, IBM发表了一篇论文在nanosheet pFET用紧张的锗硅通道使用通道最后的过程。

使用这种方法,IBM的pFET nanosheet演示的峰值空穴迁移率提高100%与相应通道阻力减少40%,同时保持的亚阈值斜率低于70 mv / 12月。

图3:截干形象和EDX元素叠加地图4 nm厚的硅锗硅NSs频道_0.65通用电气_0.35沿着门柱M1外延生长。Wsheet = 40 nm。来源:IBM

IBM开发了一种锗硅频道在后者的过程的一部分,而不是开始。“我们意识到,从锗硅相外延生长早期应变过程不是有效的。它也带来了复杂性和成本在集成过程中,”IBM的Mochizuki说。“与我们的新技术,保留了锗硅层的应变。这是因为这个过程是基于一个锗硅epitaxy-last方案,性能增强至关重要。”

更具体地说,IBM开发了锗硅渠道后,通道发布过程。“频道发布后,硅nanosheet削减从水平和垂直方向上。锗硅选择性包装,然后,我们用一个称为锗硅包层,在硅nanosheet修剪,”Mochizuki说。“最后的结构与薄硅锗硅包覆nanosheet核心。通过围运营商在锗硅包覆层,我们可以获得载流子迁移率的改善在紧张的锗硅层频道。”

结论
Gate-all-around有几个制造挑战,成本太高,目前还不清楚有多少芯片制造商将能够负担得起。不过,幸运的是,它不是唯一的选择。先进的包装和新设备架构几乎肯定会为当前和未来的设备发挥更大的作用。

然而,没有一种技术能满足所有的需求。所以至少在目前,这个行业可能会拥抱他们。

相关的
棉酚场效应晶体管知识中心
芯片产业的下一代的路线图
SRC的新首席执行官将有助于下一代项目涉及从chiplets hyperdimensional计算和复杂的现实。
芯片制造3海里
大量的新技术,随着设备扩展问题和不确定性。
变化的威胁在高级节点,包成长
复杂的交互和更严格的公差可以影响性能,力量和寿命。
挑战叠加、萎缩和检查下一代芯片
一对一的与林首席技术官里克Gottscho。