复杂的相互作用和更严格的容差会影响性能、功率和预期寿命。
对于芯片制造商来说，随着他们向下一个工艺节点或越来越密集的高级封装推进，变化正成为一个更大、更复杂的问题，引发了对单个设备甚至整个系统的功能和可靠性的担忧。
在过去，几乎所有关于变异的关注都集中在制造过程上。在一块硅片上打印的东西不一定与应该打印的东西相匹配。但越来越多的其他类型的变异正在发挥作用。由于越来越多的原因，预测、检测和预防问题变得越来越困难。其中包括:
虽然使用现有的工具和流程可以管理某个特定地点的任何类型的变化，但处理多个地方的变化则要困难得多。这个问题更难确定，解决起来也更复杂。
“随着它们创造的过程和特征变得越来越小和复杂，制造商面临着对高精度检测和测量的日益增长的需求，以发现缺陷并改善过程控制，”Tim Skunes说，该公司的研发副总裁CyberOptics他指出，在高级软件包中，这个问题更加复杂。“凸起高度基本上是三维的，凸起高度与大小和位置一样重要。控制凸起高度，无论是绝对高度还是相对于相邻凸起高度(共面度)，对于确保堆叠组件之间的可靠连接至关重要。工艺使用昂贵的已知良好的模具，使得故障成本极高，驱动对100%计量和检查的需求。如果一个bump失败了，整个包就失败了。”
其中一些是芯片行业的未知领域。“最大的问题是整个系统的变化，”Andy Heinig说，他是高级系统集成小组负责人和高效电子部门主管夫琅和费IIS自适应系统工程部．“有一些方法可以弥补这种变化，但我们也遇到了迄今为止未知的新问题。”
如果所有东西都不可见，那么在包中管理变化效果就变得特别困难。更糟糕的是，许多这些设备都使用定制布局。通过一个或两个原子较少的栅极氧化物的电流泄漏可能会或可能不会对另一个组件产生重大影响，这取决于楼层平面图。更糟糕的是，这些设计中的许多都是在相对小批量的情况下生产的，因此纠正问题的时间和历史角度更少。
该公司的首席运营官Ken Molitor表示:“随着包装内的骰子越来越多，问题就更加复杂了Quik-Pak．“例如，我们的一些客户在包装中放入电阻和电容器，这样他们就可以稍后修整R和C，以弥补一些偏移。他们正在调整以满足多芯片模块的规格，试图消除一些芯片之间的差异。”
在这里，位置扮演着重要的角色。莫里托说:“有时候，骰子之间的变化太多了，你无法准确地拨出必要的偏移量。”“然后你必须重新开始，或者更换一个骰子。这很复杂。我们与工程师一对一的合作来解决这些问题。我们所看到的是，现在很多时间都花在制造单晶硅上，我们想要更精确地匹配设计师的模拟。”
这是变分图的一部分。“另外两个值得一提的变化趋势，独立于所使用的先进包装工艺，是预包装裸模的变化，以及最终包装组件的变化，”切特·勒诺克斯(Chet Lenox)说心理契约．“对于预包装模具的单点成型后，模具划线边缘和整体模具平面度的变化越来越多地导致下游加工的问题。从我们的角度来看，我们看到这些预包装模具的检查、计量和分类越来越多，以缓解这些问题。此外，我们的客户正在看到对高采样的最终组件计量的不断增长的需求，以确认最终的外包装与组装要求兼容。对于先进的封装系统(SiP)技术来说尤其如此，在可穿戴应用中，许多组件的复杂组合和严格的最终系统要求。”
图1:基于(a)翅片自对准双图版，(b)源/漏外延生长和接触，以及(c)门-源/漏间隔片的透射电子显微镜横截面的变分模型校准。资料来源:Coventor/Lam Research
权力
对于高级节点和封装来说，功率的变化尤其成问题，因为其密度使得散热更加困难。变化会在意想不到的地方产生热热点，因为硅能传导热量。因此，它可以扩散到芯片的其他部分，使得很难确定问题的来源。
该公司高级封装开发与集成副总裁Mike Kelly表示:“许多人在使用新节点时遇到的问题之一是工作电压较低安靠．“犯错的余地更小了。IPs对任何变化的容忍度都较低，特别是工作电压。从功率传输的角度来看，在5nm工艺中，靠近芯片的局部电荷存储变得更加重要，而在3nm工艺中，我们预计情况会更糟。这种变化将在电力供应中累积。然后还有机械和热的变化。”
功率变化的原因有很多。这可能是由于不完美的nanosheet场效应晶体管或者它可能是介电薄膜内部的变化，其中一两个原子的厚度会对绝缘性能产生很大的影响。这是模块化、多模具方法的好处之一，在这种方法中，高级节点逻辑可以在单个模具上使用非常规则的结构开发，与使用更成熟工艺开发的其他功能分离。
“有相当多的研究正在进行中，仅仅是为晶体管的另一端供电，因为电力输送占用了很多路由通道，”凯利说。“只要你不需要进入下一个节点，你就会因为每片晶圆的成本而获得经济效益。节点越老，就越能忍受电压变化之类的事情。这就是为什么人们对异质化如此感兴趣。人们试图将这些问题隔离开来。远程SerDes I/O设备不需要3nm工艺。”
包装的变化
在每一个新的工艺节点上，现有的工艺和良率挑战也会恶化。根据多个行业消息人士和行业会议上的介绍，从7纳米到5纳米的过渡过程中，缺陷密度增加，从而降低了成品率。没有人很确定转向3nm和2nm会产生什么影响，但几乎所有人都同意，所有这些问题都将更难处理，这反过来又会推高价格。
这就是为什么有这么大的兴趣chiplets．英特尔、AMD和Marvell等idm公司已经在内部使用芯片。自2011年以来，Xilinx一直在将fpga拆分成多个芯片，通过中间插入器连接，以提高产量。但是随着晶体管和特征密度的增加，整个情况变得更加复杂，所以这个想法是尽可能多地保持成熟节点，提高互连速度，并缩短信号需要传播的距离。
虽然高级包装需要在多个维度上进行一些复杂的平面规划，但它可以用来最小化一些变化的影响。但并不是所有的包装方法都能同等地处理这些问题。
“这推动了小芯片的全面发展，”Ingu Yin Chang说，该公司高级副总裁日月光半导体集团．“人们可以将3/2nm技术与更多传统解决方案结合使用。这让他们以尽可能低的成本获得最大的功能集。我们花了很多精力来创建一个全面的工具箱，让我们能够处理变化，因为没有一个解决方案可以适合所有人。对于小芯片，人们有很多不同的方式来组合3D结构。台积电拥有CoWoS(晶圆上基板)、InFO(集成扇出)和SoIC(集成芯片上系统)。英特尔有其ODI(全向互连)解决方案，它是不同技术的组合，包括EMIB(嵌入式多模互连桥)。最近我们看到了三星的X-Cube，这是一个逻辑芯片上的SRAM。这些都是管理变异的广泛解决方案。”
从纸面上看，这一切看起来更有吸引力。但事情远没有这么简单。以三星的X-Cube为例，SRAM的工艺比7nm逻辑芯片要大得多。将它们集成在一个芯片上要比在两个芯片之间进行高速互连困难得多。三星使用硅通孔将逻辑连接到存储器，与大型芯片相比，其信号路径短得多，速度快得多。
Chang说:“挑战是将所有这些都放入有机基质中。”“今天，我们可以使用的最紧凑的几何结构是2微米x 2微米的线/空间。这就产生了一大堆基片限制的问题。使用RDL作为一种媒介，或者互连作为一种媒介，或者某种混合解决方案，是试图弥合这一差距的一种方式。随着音高的下降，你可以获得更多的I/O和更大的功率，但你没有这样的结构。所以你不仅要在各种技术中处理硅，而且基板还没有完全赶上。这种变化造成了差距。osat正试图通过扇出等解决方案来缩小这一差距。”
在所有类型的包装中，更紧凑的线条和空间也意味着更严格的公差，这再次使变化成为更大的问题。
KLA的Lenox说:“越来越复杂的先进包装技术对许多变化类型的工艺窗口要求更严格。“一个经典的例子是，在热压粘合之前，随着目标微凸距的降低，微凸高度的变化继续需要减小。但除此之外，我们还看到先进的包装推动了全新的集成方案，以满足变化和清洁要求。例如，使用等离子切块进行非常干净、低粒子的分离正在显著增长。在先进封装中使用的高端IC基板上，对当前工艺变化的容忍度的降低推动了更高的检测水平，在更多情况下，使用自动光学整形(AOS)来提高短路和开口的成品率。此外，满足5G射频要求的阻抗控制显然已经转化为对CD和3D计量的更高要求。”
材料的变化
材料在所有过程中都扮演着重要的角色，包括芯片和封装的开发。处理这些材料的工具也很关键。两者都可能导致系统性变异。
想想晶圆厂的缝隙填充过程，这只是众多例子之一。为了填补缝隙，系统将材料沉积在微小的缝隙或沟槽中。然而，这增加了另一个可能的变化来源，一个在大多数工程师的雷达下运行的来源。
“任何介电间隙填充步骤的目标是完成结构的填充，没有空隙或接缝，”亚伦·费利斯说，公司副总裁兼介电ALD产品总经理林的研究．“当然，困难在于在上游过程中引入的结构存在可变性。如今，我们面临的额外问题是，如何填充非常小的特征，而这些特征可能具有非常大的纵横比。”
最先进的节点的关键是能够更严格地控制填充过程，因为它正在发生，并调整到任何变化，在一个模具或晶圆实时。这是必需的，因为结构本身是如此脆弱，纠正错误的后处理可能会造成更大的损害。
“你需要使用各种计量方法分析整个特征深度的填充，并查看填充本身的属性，”Fellis说。“这种填补缝隙的氧化物被用作隔离层，你需要在顶部和底部保持一致的氧化物性能。但我们的目标是一般的终身性能，所以你需要知道电影是稳定的。”
变异在这里增加了一些有趣的转折。首先，任何类型的变化——无论是由制造工艺引起的，还是由工具的差异引起的，甚至是同一种工具的不同腔室引起的——都可能在紧密特征中造成大问题。Fellis说:“ALD可以为你提供埃级的控制，以独立于同一水平上的较大特征来针对那些关键的小特征。”
变异也会以难以量化的方式影响其他人造材料。它可能是一个55加仑的大桶里的一个微小颗粒的结果，而制造这种材料可能涉及到供应链中那些将半导体公司视为其业务中微不足道的一部分的化学物质。
该公司全球企业系统执行董事汤姆•布朗(Tom Brown)表示:“规格和质量要求高得离谱布鲁尔科学．“对供应商来说，到达那里的成本令人生畏，回报也值得怀疑。因此，我们所做的就是从客户那里吸取教训，并将其应用于整个供应链。我们组建了一个跨职能团队来降低风险，并研究了我们可以与供应商建立什么关系，以及如何划分流程来降低风险。”
这是一项艰巨的任务。布朗说:“我们必须测试每一种原材料。“还有很多家谱和可追溯性。但这仍然取决于供应商。有些人不在乎。现在是万亿分之一，我们正在研究如何达到千万亿分之一。在某些情况下，这要求我们将我们的工具推向超出其销售能力的水平。我们正在寻找万亿分之一的离子，这超出了今天你能买到的水平。”
经济变化
所有这些显然对成本有很大的影响。成本管理一直是半导体的一个问题，但它正在成为先进节点芯片的一个限制因素。成本既包括晶圆成品率，也包括完成该晶圆或晶圆不同部分所需的各种工艺步骤所需的时间。
在7nm和5nm工艺中，可能会有数百甚至数千个工艺步骤，这就是为什么如此强调每一步设备的速度。如果单个步骤花费更多时间，设备制造商通常会尝试同时执行多个步骤。
但是每个流程步骤也可以促成可变性，而且这种可变性是递增的。虽然一个步骤上的可变性本身可能不会造成问题，但与其他工艺步骤结合起来，它可能会使芯片、封装甚至整个晶圆超出规格。随着高宽高比的提高，以及无数先进的封装选项，跟踪所有这些都成为一个巨大的挑战。
一种方法是从更高的抽象级别进行更多的数据分析，这是AI/ML适合的地方。人工智能可以收集数据，并根据大型数据集预测问题正在发生或可能发生的位置。
Lam计算产品副总裁大卫·弗里德(David Fried)说:“你一直在努力对这个过程和机制有一个真实、基本的了解。”“我们在每个进程运行时都会创建千兆字节的数据，但我们才刚刚开始触及如何使用这些数据的表面。在现实世界中，你最终要解决最紧迫的产量限制因素。也许我们没有传感器，但我们有简单的线性回归技术来分析数据和故障机制，我们当然可以继续朝这个方向发展，继续使用这些技术。然而，也许我们也有14个传感器提供反馈，这些反馈与我们潜在的故障机制密切相关。您可以使用这些传感器数据来建立一个分析技术的武器库，并追踪这些故障机制中的每一个。最困难、最复杂、最棘手的产量机制将需要最先进的技术，我们将需要比以往任何时候都更深入地了解数据。”
这些数据还可以为芯片制造商指明与他们最初计划不同的方向，包括他们最终选择的封装类型。
Amkor高级产品开发副总裁Curtis Zwenger说:“有了高密度的风扇，我们就有了更多的旋钮，比如拨号加热，集成内存，以及配电网络。”“我们已经成功地将逻辑和射频器件转换为高密度风扇输出。”
在所有这些情况下，有一件事会有很大的帮助，那就是提高这些系统的自动化程度和可见性。目前还没有工具可以自动化这个过程。“我们拥有的很多工具都是布局工具，”日月光的Chang说。“处理不同类型的变化，以及过程变化在一个芯片中，你需要更多地了解IP和硅。”
即使有更好的设备存在，它也很昂贵，并且需要额外的设备和领域专业知识才能理解数据。“无论是明场还是暗场，传统的检验都不够好，”安泰检验产品管理总监Damon Tsai表示上的创新．“你总是需要在晶圆表面的顶部使用光源，以0°或90°角，但它们只会穿透第一层，进入下一层和底层。它们也会反射很多噪音。当你开始使用非常高的分辨率时，他们会看到更多的噪音。”
新的结合方法增加了复杂性。例如，在3nm处，混合键合开始出现，检查成本进一步增加，尽管原因不同。
“到那时，你将不再使用铜柱，”蔡康永说。他说:“这只是代替铜柱的凸起垫。对于碰撞垫，目前我们看到的是5微米，而更先进的技术路线图将降至3微米或更低。这将带来新的检验挑战，因为混合键合的人们开始谈论芯片到晶圆和晶圆到晶圆。如果你在做芯片到晶圆的键合，好的模具就变得非常重要。你不想把坏晶圆片粘在整个晶圆片上。在过去，检测抽样率可能是每批2到4片晶圆，但混合键合客户告诉我们，他们想要100%。”
结论
变异既是局部问题，也是系统级问题。它影响着从前端到制造过程的后端，以及整个供应链的一切。它可能会在某些体系结构中导致问题，而在其他体系结构中则不会。当它确实引起问题时，根本原因可能很难找到。热量可以在硅上传播，寻找原因就像在几十亿个干草堆里找一根针。
随着越来越多的组件被打包在一起，随着逻辑继续缩小到埃范围，挑战也只会越来越大。过去简单的补偿问题现在变成了一组复杂的交互作用，随着时间的推移，它会影响从性能到质量的一切，随着行业开始从10亿单元的soc转向现成的芯片，以及更多的分解和定制，这种复杂性将继续膨胀。变化正在蔓延，需要综合的工具和方法来解决这些问题。
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