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Litho Challenges打破了设计过程的壁垒

多模式挑战正迫使设计团队与制造部门更紧密地合作,并吸收部分成本。

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芯片设计师可以把胶带扔到制造端的时代已经一去不复返了。在过去的几代技术中,越来越多的限制性工艺套件迫使设计师将他们的电路结构适应制造工艺。

由于缺乏193nm光刻技术的后继者,该行业已转向日益复杂的分辨率增强技术。由于平版印刷的限制,许多以前的常规设计结构现在被禁止。由于这个原因,设计人员一直无法实现新技术节点通常期望的预期面积和成本降低。

在工作提出了在去年的IEEE定制集成电路会议(CICC)上,J. Ryckaert和他的同事IMEC据估计,从N28技术节点到N20技术节点的过渡将使晶圆整体成本增加40%,这是由于在线后端互连层中引入了双模式,并使用了新的“线中”(MOL)设备级互连层。他们预计N16节点将进一步增长12%,因为使用了finFETs,然后在N10节点上戏剧性地增加了35%,这是由于关键层可能需要四层模式。

越来越多地使用多种暴露方案正在带来一个成熟的设计/技术协同优化(DTCO)时代。设计和过程双方需要从早期过程开发阶段开始沟通,而两个责任领域之间的界限正在模糊。

间距、性能和晶圆成本
从光刻的角度来看,音高是关键。增加线间距使设计更容易打印,而减少线间距使设计更困难。例如,如果一种设计可以用一次曝光打印出来,它就比需要打印的设计获得了巨大的成本和制造优势双模式.双模式提供了与三模式或四模式类似的优势。同样,高度重复的模式,如行和空格的数组,比随机模式更容易打印,这就是为什么记忆结构通常比逻辑更紧凑。线间距定义了许多光刻“悬崖”,超过这些“悬崖”,就需要更激进的曝光技术。

因为晶圆上的特征不是任意的结构,而是电路的组成部分,一些间距限制比其他的更关键。例如,由于栅极长度缩放的挑战,设计可能会比接触聚间距更积极地缩放金属间距。在今年的SPIE先进光刻会议上,J. Ryckaert和IMEC的同事们提出了一系列等面积曲线,在保持总面积不变的情况下,显示必要的CPP作为每个技术节点金属节距的函数。例如,他们估计193nm的LE3(石刻三曝光)图案可达到的最小间距约为45nm。为了实现从N16到N10的理想比例,同时避免LE3“悬崖”,需要64纳米的CPP间距和45纳米的金属间距。

沥青和光刻成本也不是唯一的设计限制。集成电路制造商也希望最小化整体电路成本和最大化性能。为了使整体工艺成本最小化,设计人员希望最小化电路面积,最大限度地增加晶圆上的芯片数量。通常,最节省空间的路由是二维或其他光刻困难的。例如,在工作了在2013年IEEE CICC上,Greg Yeric和他的同事在手臂值得注意的是,28nm节点带来了所有栅级多晶硅都在一个首选方向上运行的要求。这消除了许多常见的节省面积的结构,包括偏置门触点和非均匀间距聚。

登纳德缩放结束已经打破了缩放和性能之间的直接联系,电路中的每个螺距规格仍然具有性能影响。如下所述,finfet中的鳍间距定义了设计师可用的晶体管选项。一般来说,较大的设备有较长的电线,而较长的电线速度较慢。然而,对于设计师来说,仅仅平衡紧间距的面积优势和多次曝光的劣势是不够的。不同的多模式方法也各有优缺点。

所有的双重模式都不一样
概念上,蚀刻,蚀刻(乐乐)方法是最容易形象化的。顾名思义,图案是由连续的光刻/蚀刻循环创建的。电路层中的每个特征在掩模上都有直接的表示。当相邻的特征靠得太近而无法成功打印时,该设计会将它们分成两次单独的曝光。

尽管在概念上很简单,LELE方案可能不是给定设备层的最佳选择。光刻工艺的叠加特性限制了特征之间的可实现间距,即使它们位于不同的掩模上。设计师还必须处理“颜色冲突,其中三个相关特征之间的间距是这样的,两个面具不存在可打印的“着色”。因此,设计师们面临着令人不快的选择。理论上,四种“颜色”对于任何“地图”都足够了。然而,在光刻技术中,四种“颜色”相当于四个曝光步骤,成本大幅增加,工艺利润减少。在实际设计中分配颜色也不是那么简单。但如果不能添加第三或第四个掩码,只能通过调整相邻特征的间距来解决颜色冲突,这会影响设计的性能和面积。此外,在一个复杂的、紧密间隔的设计中,调整任何单个特征的位置都可能导致一连串的调整。

乐乐模式的替代方案,自对齐双模式(SADP)可以在某些情况下取得更好的结果,但也会带来额外的挑战。在SADP中,在初始光刻胶制版步骤之后沉积一层间隔层。除去光刻胶,保留间隔,结果是音调“加倍”,原始掩模上的每个光刻胶特征都有两个“间隔”特征。在光刻的第二步,一个“修剪”掩模被用来除去多余的间隔材料。例如,SADP进程可以通过将两个冲突的特征合并为第一个掩码上的一个特征来解决颜色冲突,然后使用修剪掩码在它们之间创建所需的分离。

SADP设计明显更难可视化。晶圆上的特征在掩模上是不存在的,只是通过掩模和光刻工艺之间的相互作用才会出现。LELE图形化受掩模之间叠加的限制,SADP则受CD和间隔厚度变化的限制。

SADP对于高度重复的设计最为有效,例如线条和空间的数组。在一维数组中,音高加倍的工作原理正如其名称所暗示的那样,增加适合给定空间的行数。以这种方式复制二维结构不一定会得到有用的结果。不幸的是,一维结构不仅影响面积,而且可能影响性能。

因为每个间距决策都会影响光刻成本、器件成本和器件性能,所以无论是设计方还是工艺方都不能单独做出决策。在一维和二维布局之间的选择将决定哪种光刻工艺是最合适的。相反,模式策略的选择不仅决定了设计音调,还决定了布局和路由选项。

finfet, EUV,以及DTCO的未来
finfet的引入增加了另一个层次的协同优化。使用finfet,晶体管面积是量子化的:每个晶体管必须包含整数个翅片,翅片高度由硅层厚度定义。因此,设计人员可用的晶体管参数也同样有限。性能可以通过增加或删除鳍片来调整,但不可能进行更精细的控制。

可以通过增加翅片高度来减小面积,从而减少给定晶体管所需的翅片数量。然而,这样做限制了设计者增减翅片的能力,也会增加电路中的寄生损耗。设计人员必须在设计过程的早期就知道有哪些晶体管可供选择。将现有的平面晶体管设计转换为finFET工艺必然会引入面积损失,这取决于原始设计中的晶体管参数与finFET工艺中可用的晶体管参数之间的差异。

这里讨论的许多协同优化问题都可以通过引入EUV光刻技术来解决。将波长从193nm减少到13.5nm,多次图案化要么根本不需要,要么需要的频率大大降低。消除单维结构的光刻优势可以使设计人员恢复这种结构消耗的额外区域。虽然EUV的每次曝光成本可能很高,但任何需要三次甚至四次193nm曝光的方案的成本也很高。

不幸的是,目前尚不清楚何时,甚至是否会出现可量产的EUV曝光工具,以及它的功能是什么。相反,问题是设计师是否可以推迟将EUV纳入其设计的决定,以及推迟多久。考虑到亚波长光刻所需要的与音高相关的权衡,在193nm或EUV光刻中使用相同的设计是否可行?或者,EUV的引入是否会带来足够的成本和性能改进,以证明重新设计关键层是合理的,以利用它?该行业正在积极考虑这两个问题。

未来的一篇文章将讨论正在形成的共识。



3评论

memister 说:

如果没有显著的吞吐量提高,EUV也不会更便宜。三掩模193nm已经用于最便宜的内存。可用于7nm节点。

kderbyshire 说:

记忆模式天生就是重复的。许多用于内存的litho技术对逻辑的效果要差得多,除非逻辑采用本文中讨论的限制性设计规则。

fdchen 说:

间隔是电介质是一种更具成本效益的自对齐模式的方法,它避免了切割,并允许更灵活的布局。

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