下一代晶体管将继续使用硅，但栅极结构和工艺将发生变化。
接下来呢gate-all-around场效应晶体管目前仍在研究中，但可能会涉及到某种版本的堆叠纳米片。
先进晶体管的设计是一种权衡。一方面，它需要更少的门电容来控制一个薄通道。另一方面，薄通道不能携带那么多的驱动电流。
堆放nanosheet设计试图通过使用几个薄通道来协调这两个目标，每个通道都有自己的栅极。虽然这些设备类似于finFETs堆叠纳米片工艺流程引入了几个新模块，6月份的VLSI技术研讨会上的介绍考虑了这些新模块如何对整体性能做出贡献。
Nanosheet晶体管通常从Si/SiGe异质结构开始，有多少层对就有多少通道。这种结构可以作为硅或硅锗通道的起点。
Imec CMOS逻辑器件技术项目主管Naoto Horiguchi解释说，虽然最终可能需要SiGe的更高移动性，但目前大多数堆叠纳米片晶体管演示都使用SiGe作为牺牲层。通常情况下，硅纳米片是未掺杂的。栅极金属的功函数决定了阈值电压。
硅锗层和硅锗层之间的界面决定了最终的通道质量。应用材料公司(Applied Materials)副总裁凯文·莫拉斯(Kevin Moraes)强调了突兀的原子平面过渡的必要性。为了最大限度地减少成品器件中的寄生和高频损耗，层之间的间距应尽可能小，在可制造性的范围内。
图1:堆叠纳米片工艺流程。来源:Imec
接下来的几个步骤进行在一个典型的finFET过程中，与翅片图案，隔离，并形成一个假门。然后，在外延源和漏极层沉积之前，内部间隔片定义了栅极和源/漏极之间的间隙。内部间隔层的形成包括在SiGe层中选择性地蚀刻一个隐窝，然后用介电材料填充它。
就像平面晶体管中的间隔层一样，内部间隔层的尺寸至关重要，因为间隔层使栅极对齐，有助于控制泄漏和寄生电容。它还扮演着重要的结构角色——源/漏外延之后是通道释放蚀刻，去除SiGe，只在边缘支撑通道层。
韩国忠北国立大学的Khwang-Sun Lee和Jun-Young Park说显示内垫片的外形和力学性能决定了整个结构变形的可能性。过度的应变会引起可靠性问题，也会影响载流子迁移率和其他器件参数。
在通道释放蚀刻之后，首先是栅极电介质，然后栅极金属填充缝隙。纳米片之间的空间需要足够大，以去除蚀刻残留物，沉积，并去除牺牲栅极，最后沉积栅极电介质和栅极电极。
在更换栅极过程中，一半的器件被掩盖，而牺牲的栅极金属从另一半移除。然而，在堆叠的纳米片结构中，这一步的掩模不仅必须保护表面，还必须保护堆栈的暴露面。n型和p型器件之间的最小间距受到光刻工艺定义该掩模的能力的限制，以及在金属蚀刻过程中需要避免对掩模进行削弱。此外，蚀刻过程必须有足够的选择性，以防止对掩模边缘的侵蚀，这将影响栅极尺寸。
降低标准电池高度的需求有助于激发纳米片设计的引入。由金属间距定义，单元高度确定互补n型和p型器件之间的最大间距。两者之间的最小间隙，依次定义通道宽度，因此可用的驱动电流。在这一步中制造的沟槽越宽，留给载流通道材料的空间就越小。
这种最小化N-P间距的需求激发了Imec的“叉式”设备设计。在一次采访中，堀口解释说，刻意调整鳍片蚀刻工艺，使Imec能够在器件鳍片之间产生低于20纳米的间隙。他们用氮化硅壁填补了这个缺口，它作为n型和p型设备之间的绝缘体和蚀刻停止。Forksheet场效应晶体管性能可与同晶圆上的栅极全能纳米片参考器件相媲美，但n型器件和p型器件之间的间距仅为17nm。
图2:N和p型叉车FET对(左)和堆叠纳米片FET(右)。来源:imec
Forksheet fet和其他堆叠纳米片设计表明，尽管2D半导体具有潜在优势，但硅还没有完成。
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