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3D NAND的垂直缩放竞赛

更激烈的竞争,商业不确定性,更困难的制造过程。

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在日益激烈的竞争中,3D NAND供应商正在加速努力转向下一个技术节点,但所有这些供应商都面临着各种新的业务、制造和成本挑战。

两家供应商美光(Micron)和SK海力士(SK Hynix)最近在竞争中脱颖而出,并在3D NAND的规模竞赛中领先。但三星和kixia - western Digital (WD)也在准备他们的下一款3D NAND产品。(Kioxia是东芝(Toshiba)的NAND业务分拆出来的。)

与此同时,在商业方面,该行业正在经历一些动荡。到2021年,供应可能会过剩。此外,在内存领域经历了一段时间的亏损后,英特尔最近退出了3D NAND市场,以90亿美元的价格将该业务出售给了SK海力士。最后,中国的长江存储技术有限公司(YMTC), 3D NAND领域的新人,希望能跟上步伐。但YMTC的母公司清华紫光(Tsinghua Unigroup)已无法偿还债券,给该公司蒙上了一层阴影。

3 d与非是当今平面NAND的继承者吗闪存.用于智能手机、ssd (solid-state storage drives)等存储应用。与平面NAND不同,平面NAND是2D结构,3D NAND类似于垂直的摩天大楼,其中水平层的存储单元堆叠起来,然后使用微小的垂直通道连接起来。

3D NAND是通过设备中堆叠的层数来量化的。随着层数的增加,位密度也会增加,从而使产品具有更大的存储容量。2013年,三星发布了世界上第一款3D NAND,这是一款24层128gb的设备。如今,供应商正在推出64层和96层的3D NAND设备,并竞相推出下一代128层和176层的产品。

图1:3D NAND器件。来源:Lam Research
图1:3D NAND器件。来源:Lam Research

与此同时,在研发方面,厂商们正在研发256层及以上的产品。目前还不清楚3D NAND技术会发展到什么程度,但每一次技术迁移都比前一次更加困难。随着供应商增加更多的层,制造挑战也会增加,成本也会更高。

MKW Ventures Consulting负责人马克•韦伯(Mark Webb)表示,平均而言,每一代3D NAND芯片供应商都会增加30%至50%的层数。Webb在最近的一次演讲中表示:“实际上,我们通常会为每一代新晶圆增加10%至15%的成本,这取决于工具供应商的投入。”

好的一面是,3D NAND市场持续增长,随着时间的推移,每一代的制造技术都变得更加高效。“NAND的成本平均每年降低20%,”Webb说。比特成本平均每年将下降20%。”

可以肯定的是,随着各种趋势和事件的发生,3D NAND市场仍然充满活力。其中包括:

  • 更多的层。美光(Micron)和SK海力士(SK Hynix)通过将128层3D NAND产品推向176层,在技术上处于领先地位。其他人也在开发类似的产品。
  • 更多的叠加。将所有3D NAND层堆叠在同一个芯片上的能力正在枯竭,迫使一些人采取新的堆叠方法。
  • 新架构。供应商正在开发新的栅极和芯片方案,以实现更快、更小的芯片。

为什么是3D NAND?
今天的系统包含了大量的芯片,如cpu、内存和存储器。cpu处理处理任务,而内存和存储器用于存储数据。

内存和存储以不同的形式出现,并在系统中按层次结构排列。在层次结构的第一层,静态存储器是集成到处理器中以支持快速数据访问的内存类型。动态随机存取记忆体下一层,用于主存。存储使用磁盘驱动器和基于nand的ssd盘。

据VLSI Research总裁Risto Puhakka称,总体而言,2021年整个NAND市场的销售额预计将达到570亿美元,比2020年增长12%。据该公司称,相比2019年,2020年的增长将达到25%。它还看到了2021年市场的一些不祥迹象。“企业正在增加产能。当“阿尔法”公司增加产能时,它已经在做了,追随者也需要做同样的事情。否则,他们就会失去市场份额。再过一两年,它们的容量就都太大了。”

NAND闪存是一种非易失性技术,可以被电擦除和重新编程。在NAND中,数据存储在存储单元中,用“0”或“1”表示。一个单元格可以在每个单元格(0,1)存储1位,也可以在每个单元格存储2,3和4位。在所有情况下,即使系统关闭电源,数据仍然存储。

多年来,业界一直使用平面NAND技术。在平面NAND中,一系列存储单元沿水平线串联。

传统的闪存单元包括一个平面晶体管结构,带有一个控制门和一个浮动门。通过对电池施加电压,电子从浮栅中存储和移除。

图2:平面NAND存储单元来源:维基百科

图2:平面NAND存储单元来源:维基百科

多年来,供应商将平面NAND的电池尺寸从120nm扩展到1xnm节点,使容量增加了100倍。然而,最近,电池的尺寸达到了14纳米的极限,这意味着该技术无法再扩展。

这就是3D NAND的用武之地。“3D NAND闪存使新一代非易失性固态存储成为可能,几乎适用于所有可以想象到的电子设备,”苹果公司软件应用工程师Timothy Yang说Coventor是一家Lam研究公司.“3D NAND可以实现超过2D NAND结构的数据密度,即使是在下一代技术节点上制造。”

如上所述,平面NAND由具有存储单元的水平字符串组成。在3D NAND中,存储单元串被拉伸、折叠并垂直竖立成“U型”结构。实际上,这些细胞以垂直方式堆叠,以缩放密度。

所以记忆细胞有多层。在一个层面上,细胞位于由一层材料组成的水平板上。3D NAND具有多层结构。

美光科技的高级研究员马克·赫尔姆(Mark Helm)解释说:“这些层描述了堆叠在彼此上面的字行的数量。”“我们在这些文字层中切割了一个垂直的支柱。我们有一个柱子和每一个字线的交叉点,代表一个物理单元格。这个细胞就是在那个交叉点形成的。”

每个3D NAND存储单元都类似于一个微小的圆柱形结构。这种微型电池由中间的垂直通道和结构内部的电荷层组成。一扇门环绕着建筑。Kioxia说:“通过施加电压,电子从绝缘电荷存储薄膜中进出,并读取信号。”

与平面NAND不同,平面NAND减小了每个节点的单元尺寸,3D NAND使用更宽松的工艺,在30nm到50nm之间。“3D NAND存储容量的扩展是通过一种不同的方式实现的:通过增加垂直层。林的研究.“在这种内存结构中,单元密度直接随着堆栈层数的增加而增加。”

然后,以一到两年为周期,供应商从一代技术迁移到下一代技术。早期的3D NAND结构是使用24层对制成的。如今,96层结构的芯片已经投入量产,甚至更高的芯片也即将问世。”

所以3D NAND的发展方向是明确的。TEL的高级技术人员Robert Clark在一次演示中表示:“我们需要继续将越来越多的3D NAND层叠加在一起,并引入多层次的单元技术,使我们能够继续在每平方单位面积上进行比特缩放。”

大多数供应商目前都在生产64层和96层技术,分别支持256 gbit和512 gbit的3D NAND设备。

最近,三星等公司推出了代表下一个节点的128层3D NAND设备。为了抢占市场,美光和SK海力士从128层转向176层。其他人则致力于176层和相关产品。

美光的176层3D NAND技术采用了三层电池(TLC)方案。“现在,我们有176个字库。然后,在每个支柱上,我们有176个与该支柱相关的物理细胞,”美光的Helm说。“对于512gb的TLC设备,我们在这个特定的芯片上有超过10亿个支柱。”

该设备的芯片尺寸也比其他芯片小30%。为了实现这一壮举,美光率先提出了一种称为CMOS-under-array的概念,将3D NAND阵列堆叠在外围逻辑之上。

其他人则有不同的方法。有些人开发了单独的内存阵列和逻辑芯片,它们彼此相邻。不过,展望未来,大多数公司都在朝着cmos阵列下概念发展,以减小芯片尺寸。“3D闪存的一个容易被忽视的特点是,与2D闪存相比,它将NAND闪存的写入性能提高了约三倍,”西部数据公司(Western Digital)高级总监约翰·阿尔斯迈尔(Johann Alsmeier)在IEDM的一次演示中表示。“主要原因是由于栅极全方位结构中NAND通道的完整筛选和更大的单元几何结构,编程噪声更低,因此编程方法可能更简单。使用多平面CUA (CMOS-under-array)架构可以实现更高的并行性,该架构由四个或更多部分独立的平面进行读写。然而,如果用于非常少量的wl, CUA过程成本更高。”

尽管如此,128层和176层3D NAND在一段时间内不会成为主流技术。“64层3D NAND闪存仍在增长,”Objective Analysis分析师吉姆•汉迪(Jim Handy)表示。“2021年对大多数制造商来说将是96层的一年。美光表示,他们将运送176个。SK海力士的声明是对美光的回应,可能需要几个月的时间才能在市场上看到芯片。”

3D NAND工艺流程
供应商已经开发了自己的3D NAND架构,这些架构都略有不同。例如,三星的技术被称为TCAT,而kixia - wd二人组使用的术语是BiCS。

在3D NAND中,最终目标是在基板上堆叠更多层,从而实现更大的密度。一般来说,有两种方法来堆叠层-单层或双层。

然后,有几种实现门结构的方法,如门先或门后。供应商主要采用最后一种方式。此外,供应商正在实现两种类型的存储介质-电荷阱和浮动门。电荷阱是主要类型。

总而言之,3D NAND是一项复杂的技术,在晶圆厂提出了一些重大挑战。据techhinsights报道,目前和未来3D NAND的一些制造挑战是:

  • 高纵横比(HAR)蚀刻工艺,以实现微小的垂直通道。
  • 在存储器单元之间获得足够的驱动电流。
  • cmos阵列下逻辑模设计优化。
  • 晶片翘曲。

TechInsights的高级技术人员Jeongdong Choe表示:“电池电流和晶圆翘曲是最令人担忧的问题。”“生产过程的吞吐量是另一个问题。”

为了制造3D NAND,供应商有多种架构选择、材料类型和工艺流程。首要的制造决策之一是确定哪种扩展方法是最佳路径。有两种方法——单层或双层。

传统上,三星采取的是单层模式。例如,三星的92层3D NAND设备将所有92层堆叠在同一个芯片上。三星最新的128层技术在同一个芯片上堆叠了128层。

通过将所有所需的层堆叠在一个模具上,供应商可以减少成本和开发时间。但单甲板模式显然已经达到了极限。崔某表示:“128层将是单层甲板的最后一层。

这里的挑战是HAR蚀刻工艺步骤。在3D NAND中,你需要在一个镜头中蚀刻一堆图层。在一次拍摄中蚀刻128层是可能的,但除此之外,就变得很困难了。

这就是双层策略的用武之地。许多供应商已经实施了这种方法。例如,在一个96层的设备中,有些是将两个48层的结构堆叠在一起。在最新的例子中,美光正在将两个88层的结构相互堆叠,从而形成一个176层的器件。

因此,除了128层设备之外,双层方法将成为标准。这种方法更容易实现。简单地说,用更少的层来执行HAR蚀刻步骤更容易。但所有这些都增加了更多的步骤和成本。而不是一个整体的模具,供应商基本上是开发两个独立的结构,并将它们堆叠起来。

在所有情况下,3D NAND工艺流程都是复杂的。

图3:3D NAND工艺流程。来源:Jim Handy, The Memory Guy

图3:3D NAND工艺流程。来源:Jim Handy, The Memory Guy

图4:3D NAND工艺流程。来源:Jim Handy, The Memory Guy

图4:3D NAND工艺流程。来源:Jim Handy, The Memory Guy

这个过程从一个衬底开始。然后,供应商经历了流程中的第一个挑战-交替堆栈沉积。使用化学气相沉积(CVD),交替堆叠沉积涉及在衬底上沉积和堆叠薄层的过程。

首先,在基材上沉积一层材料,然后在上面再沉积一层。这个过程重复几次,直到给定的设备具有所需的层数。

每个供应商使用一组不同的材料来创建层的堆栈。例如,在三星的3D NAND技术中,该公司在衬底上交替沉积了氮化硅和二氧化硅层。

理论上,供应商可以堆叠无限层数。但随着越来越多的层加入,挑战是将层堆叠成精确的厚度和良好的均匀性。此外,还有其他重大挑战。

“一个是薄膜中的应力,随着你沉积越来越多的层,它会扭曲晶圆和扭曲图案。因此,当你使用双层或三层甲板时,对齐就成为了一个更大的挑战,”Lam Research的首席技术官里克·戈特肖说。

在过程控制方面有解决方案。KLA过程控制解决方案亚洲区总监Masami Aoki表示:“随着3D NAND层数量增加到176层或更高,将面临许多过程控制挑战。“随着薄膜堆的增加,它们会在晶圆上产生应力,最终扭曲晶圆的表面平整度。这些弯曲的晶圆会影响下游工艺的均匀性和图案的完整性,最终影响最终的产量。对于3D NAND来说,随着层数的增加,潜在的晶圆翘曲程度也会增加。KLA的新图形晶圆几何系统具有更宽的翘曲动态范围,以表征这些高堆叠晶圆,并为晶圆厂工程师提供所需的信息,以告知工艺决策。”

在这一步之后,同时,是流程中最难的部分- HAR蚀刻。为此,蚀刻工具必须从器件堆栈的顶部钻出微小的圆形孔或通道,直到底层基板。通道使单元可以在垂直堆栈中相互连接。

在这个过程中,碳基材料首先沉积在堆栈上。这种材料就变成了硬面具。下一步是图案孔的顶部的硬面具。

然后,HAR蚀刻工具在模具中以70:1的纵横比钻出微小的垂直通道。“你在使用不同的化学物质。你正在追求特定的蚀刻轮廓,特别是高宽高比蚀刻。这变得非常关键,”该公司副总裁兼副总经理Ben Rathsack说电话

这是一个艰难的过程。一个设备在同一个芯片上可能有数百万个小通道。每个通道必须平行且均匀。随着刻蚀过程深入沟道,刻蚀速率趋于下降。CD的变化也可能发生在洞中。

Lam的Gottscho说:“就像蚀刻一样,我们正在研究不同的方法来提高固有的蚀刻速率,这样就不会在增加纵横比时出现这样的下降。”

还有其他挑战。KLA的Aoki说:“对于176层及更高层的3D NAND设备,内存制造商正在实施两层结构。”“难点在于将沟道孔逐层排列起来,这样电子就可以畅通无阻地流动。来自上层膜层的物理应力造成了光刻挑战,而上层膜层沉积期间的热应力会导致下层通道错位。不仅是覆盖控制至关重要,而且对晶圆翘曲和通道孔蚀刻轮廓可变性的监测也至关重要。”

另一个困难的部分是测量各个通道内的均匀性和轮廓。挑战在于确定变化的位置,并使用各种计量工具进行测量。

“高纵横比结构将带来新的、更厚的硬掩膜和更宽的音高文字线,进一步挑战传统的计量能力。上的创新.高宽高比通道孔和字线隔离进一步侵蚀了划线目标和器件结构之间的相关性。计量因为这些应用程序将需要转移到芯片内、设备上,并与更高的纵横比结构相一致。”

在这一步之后,微小的垂直通道内衬多晶硅材料,然后通道充满氧化物。随着垂直渠道越来越高,层次越来越多,渠道移动性的挑战也越来越多。美光技术开发高级副总裁纳加•钱德拉塞卡兰在IEDM的一篇论文中表示:“渠道流动性是继续堆叠WL的关键挑战。”“多晶硅通道的迁移率和可变性高度依赖于晶粒尺寸和陷阱密度。虽然已经考虑了几种材料作为替代通道材料,如SiGe, Ge,金属诱导横向结晶硅,III-V,但目前工程多晶硅的行业标准仍然是这一应用中最知名的材料。”

在这一点上,门形成,以及存储单元的存储介质。对于存储介质,大多数厂商已经实现了电荷陷阱闪存技术。电荷阱将电荷储存在绝缘体中。

多年来,美光和英特尔基于竞争对手的浮动门架构开发3D NAND。浮栅将电荷储存在电池的导体中。从128层开始,到176层,美光从浮动栅极转移到电荷阱。英特尔将在SK海力士的支持下,继续开发带有浮动门的3D NAND。

为了开发栅极和电荷阱技术,大多数供应商使用替代栅极或栅极最后工艺。在微小垂直通道的每一侧,形成了两个垂直柱,从设备的顶部延伸到底部。

然后,在三星的TCAT流程中,从结构中去除原始的氮化层。“然后整个塔被涂上一层二氧化硅隧道电介质层,接着是氮化硅电荷阱,然后是氧化铝高k栅电介质,”Objective Analysis的汉迪在一篇博客中说。

结构中的剩余间隙由氮化钽控制栅材料填充。Handy表示,最终的结构是TANOS(钽-铝-氮化氧化物-硅)晶体管的垂直NAND串。

在这一点上,该设备被钨导电金属栅极材料填充。最后,外围逻辑连接到控制门。“3D NAND阵列采用全能栅极(GAA)单元架构。与缩放平面NAND电池(<20nm)相比,3D NAND电池的电池面积大~20倍,每1V Vt位移多出~8倍的电子。更大的面积提高了可靠性,改善了Vt分布,减少了干扰。”

其他方法
其他人则在朝着不同的方向发展。2020年初,Kioxia和WD推出了最新的3D NAND技术,这是一种112层设备。

然后,在2021年,Kioxia和WD预计将转向基于新型分流门架构的160层技术。新设备可能会将两个80层的结构叠加在一起,形成一个160层的设备。

在分裂门中,形成圆形的控制门,然后分裂成两个更小的半圆形门。通过将栅极分成两部分,电池尺寸减小了一半,从而增加了容量。

Kioxia的研究人员Makoto Fujiwara在2019年IEDM的一篇论文中说:“由于曲率效应,圆形控制门提供了一个更大的程序窗口,具有松弛的饱和问题,其中通过隧道电介质的载波注入增强,而向块电介质的电子泄漏降低。”“在这种分裂门单元设计中,圆形控制门被对称地分为两个半圆形门,以利用程序/擦除动力学的强大改进。”

为了制造一个半圆形的3D NAND存储电池,供应商在衬底上交替堆叠氧化硅和氮化硅层。形成垂直通道,随后形成电池堆膜。Kioxia公司表示,牺牲的氮化硅层被剥离,并被控制栅金属取代。

与此同时,3D NAND领域的不确定因素——中国YMTC去年推出了其首款产品——64层3D NAND器件。YMTC跳过了96层技术,正在转向128层技术。该公司正在对128层零件进行取样。

YMTC采取了与其他公司不同的方法。它在两个独立的晶圆上处理外围电路和存储阵列。然后,它使用铜杂化键合技术堆叠并连接它们。外围电路位于存储器之上,可以实现更高的比特密度。但是这种结合技术仍然很昂贵。

YMTC在市场上仍然是一个小玩家,但它可能会打破现状。YMTC的芯片正被整合到中国公司的USB卡和ssd中。TechInsights的Choe表示,如果中国oem厂商采用YMTC的技术,"这可能会成为NAND市场份额的颠覆性局面。"

结论
显然,3D NAND市场是动态的。许多公司都在一个艰难但巨大的市场上竞争。如今,价格面临压力,这影响了利润率。

但是随着市场上数据的爆炸式增长,系统中总是需要更多的内存和存储。"我们对NAND闪存的长期需求持乐观态度,"三星电子高级副总裁Amy Leong表示形状因子

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1评论

noksak 说:

非常翔实的文章!

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