成均馆大学和高丽大学的研究人员发表了一篇题为“3D NAND中堆积和缩小比特单元对阈值电压的影响”的新研究论文。
摘要
“在过去的几十年里，NAND闪存以指数级增长。由于3D NAND闪存中的比特单元是堆叠和缩小的，因此应该研究一些潜在的挑战。为了合理地预测这些挑战，对大规模生产的3D NAND结构进行了TCAD(技术计算机辅助设计)模拟。通过在串中积极地叠加和缩小位元，通道孔的结构从通心粉变成了纳米线。这就导致了阈值电压差(ΔVth)在同一字符串的顶部单元格和底部单元格之间。其中，顶部单元格和底部单元格之间的ΔVth主要取决于xy缩放，但ΔV如何缩放的方式th受到的影响不太依赖于堆栈高度。”
找到这里是技术文件．2022年7月出版。
李,d;在3D NAND中堆叠和缩小位元对其阈值电压的影响。微机械2022,13,1139。https://doi.org/10.3390/mi13071139。
来源:3D NAND中堆叠和缩小位元对阈值电压的影响图2．
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