3nm/2nm技术的竞争越来越不均衡

几家芯片制造商和无晶圆厂设计公司正在竞相开发3nm和2nm下一个逻辑节点的工艺和芯片，但事实证明，将这些技术投入大规模生产既昂贵又困难。

它也开始提出一些问题，即需要这些新节点的速度有多快，以及为什么需要。迁移到下一个节点可以提高性能并减少功耗和面积(PPA)，但它不再是实现这些改进的唯一方式。事实上，缩小特征对PPA的好处可能不如最大限度地减少数据在系统中的移动。由于设备是为特定应用设计的，因此需要考虑许多因素和选项，例如不同类型的高级封装、更紧密的硬件和软件集成，以及处理不同数据类型和功能的处理元素的混合。

“随着越来越多的设备连接起来，越来越多的应用程序可用，我们看到数据呈指数级增长。我们还看到了根本不同的工作负载，随着数据和不同使用模型的不断发展，我们可以期望看到工作负载的更多变化。这种数据演变正在推动硬件的变化，以及对计算的不同需求，”英特尔副总裁兼设计实现总经理Gary Patton在最近的SEMI先进半导体制造大会上的主题演讲中表示。“我们绝对需要继续扩大技术规模，但这是不够的。我们需要解决系统层面的异构集成，工艺技术设计的协同优化，软件和硬件之间的优化，更重要的是，继续推动人工智能和新型计算技术。”

因此，虽然晶体管级的性能仍然是一个因素，但在领先领域，它只是几个因素之一。但至少在可预见的未来，这也是一场大型芯片制造商不愿放弃或让步的竞赛。三星最近披露了更多关于其即将推出的3nm工艺的细节，该技术基于下一代晶体管类型，称为agate-all-around(棉酚)场效应晶体管。本月，IBM开发了一款基于GAA FET的2纳米芯片。此外，台积电正在开发3nm和2nm工艺，而英特尔也在开发先进的工艺。所有这些公司都在开发一种GAA场效应晶体管，称为nanosheet场效应晶体管这种晶体管的性能比目前的finFET晶体管更好。但它们的制造难度和成本更高。

图1:平面晶体管vs finfet vs全能栅极

由于3nm预计将于2022年年中开始生产，2nm预计将于2023/2024年开始生产，因此该行业需要为这些技术做好准备。但形势令人困惑，关于新节点和新功能的公告并不像它们看起来的那样。一方面，行业继续使用不同节点的传统编号方案，但命名法并不能真正反映哪个公司领先。此外，芯片制造商在所谓的3nm节点上正在朝着不同的方向发展，并不是所有的3nm技术都是一样的。

好处是每个新节点都是特定于应用程序的。在过去的几个工艺节点中，芯片的扩展速度正在放缓，价格/性能优势一直在缩小，很少有公司能够负担得起仅基于最新节点设计和制造产品。另一方面，开发这些工艺的成本正在飙升，装备一家领先晶圆厂的成本也是如此。如今，三星和台积电是仅有的两家能够制造7纳米和5纳米芯片的供应商。

此后，晶体管结构开始发生变化。三星和台积电基于目前的finfet生产7纳米和5纳米芯片。三星将转向3nm的纳米片fet。英特尔也在开发GAA技术。台积电计划将finfet扩展到3nm，然后在2024年左右迁移到2nm的纳米片fet。

IBM也在开发使用纳米薄片的芯片。但该公司已经好几年没有自己生产芯片了，目前将生产外包给三星。

缩放，混乱的节点
几十年来，集成电路行业一直试图跟上时代的步伐摩尔定律每18到24个月，芯片中的晶体管密度就会翻一番。晶体管就像芯片中的开关一样，由源极、漏极和门极组成。在工作中，电子从源流到漏流，并由栅极控制。有些芯片在同一个器件上有数十亿个晶体管。

尽管如此，芯片制造商以18到24个月为周期，推出了一种具有更大晶体管密度的新工艺技术，从而降低了每个晶体管的成本。在这种被称为节点的节奏下，芯片制造商将晶体管规格扩大了0.7倍，使该行业能够以相同的功率提供40%的性能提升，并减少50%的面积。这个公式使新的、更快的芯片具有更多的功能。

每个节点都有一个数值编号。几年前，节点的设计是基于一个关键的晶体管度量，即栅极长度。“例如，0.5微米的技术节点产生了0.5微米栅极长度的晶体管，”纳瑞萨·德尔格(Nerissa Draeger)解释道林的研究．

随着时间的推移，栅极长度的缩放速度变慢，在某些时候，它与相应的节点数不匹配。“多年来，技术节点的定义一直在发展，现在更多地被认为是一个世代的名称，而不是任何关键维度的衡量标准，”德尔格说。

在一段时间内，节点号仅仅成为了营销名称。例如，5nm是当今最先进的工艺，但还没有统一的5nm规格。3nm、2nm等也是如此。当供应商对节点使用不同的定义时，情况就更令人困惑了。英特尔正在生产基于10nm工艺的芯片，这大致相当于台积电和三星的7nm工艺。

多年来，供应商或多或少遵循由国际半导体技术路线图(ITRS)定义的晶体管缩放规格。2015年，ITRS的工作停止了，让业界自行定义规范。取而代之的是，IEEE实施了设备和系统国际路线图(IRDS)，该路线图将重点放在持续扩展(More Moore)和高级封装与集成(More Than Moore)上。

“不变的是，我们期望节点扩展将带来更好的设备性能和更高的电源效率，并降低建造成本，”德尔格说。

这并不容易。多年来，供应商使用传统的平面晶体管开发芯片，但这些结构在10年前在20nm时遇到了瓶颈。平面晶体管仍然用于28nm/22nm及以上的芯片，但业界需要一种新的解决方案。这就是为什么英特尔在2011年推出了22nm的finfet。铸造厂随后推出了16nm/14nm的finfet。在finfet中，电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

FinFETs使行业能够继续扩大芯片规模，但它们也更复杂，功能更小，导致设计成本上升。IBS首席执行官汉德尔·琼斯(Handel Jones)表示，设计“主流”7nm芯片的成本为2.17亿美元，而28nm芯片的成本为4000万美元。在这种情况下，成本是在技术投入生产两年后或更长时间后确定的。

在7nm及以下，静电泄漏再次成为问题，功率和性能优势开始下降。现在性能提高了15%到20%。

与此同时，在制造方面，finfet需要更复杂的工艺、新材料和不同的设备。这反过来又推高了制造成本。“如果将45nm与5nm进行比较，我们会发现晶圆成本增加了5倍。这是由于所需的处理步骤的数量，”本拉萨克，副总裁兼副总经理美国电话号码．

随着时间的推移，拥有资源或看到生产尖端芯片价值的公司越来越少。如今，GlobalFoundries、三星、中芯国际、台积电、联华电子和英特尔都在生产16纳米/14纳米芯片。(英特尔称之为22nm)。但只有三星和台积电有能力制造7纳米和5纳米芯片。英特尔仍在研究7纳米及更远的技术，中芯国际也在研究7纳米技术。

转向纳米薄片
在3nm及以下，缩放变得更加困难。开发可靠且符合规格的低功耗芯片面临一些挑战。此外，根据IBS的数据，开发主流3nm芯片设计的成本是惊人的5.9亿美元，而5nm器件的成本为4.16亿美元。

然后，在制造方面，代工客户在3nm工艺上可以走两条不同的道路，这给他们带来了困难的选择和各种权衡。

台积电计划通过缩小5nm finfet的尺寸，将finfet扩展到3nm，使过渡尽可能无缝。IBS的Jones表示:“台积电计划在2022年第三季度为苹果公司生产3nm finfet，高性能计算计划在2023年推出。”

不过，这是一个短期策略。当翅片宽度达到5nm时，finfet正在接近其实际极限，这相当于3nm节点。根据新的IDRS文件，3nm节点相当于16nm到18nm的栅极长度，45nm的栅极间距和30nm的金属间距。相比之下，5nm节点相当于18nm到20nm的栅极长度，48nm的栅极间距和32nm的金属间距。

一旦finfet碰壁，芯片制造商将转向纳米片fet。例如，三星将直接转向3nm的纳米片fet。据IBS称，预计将于2022年第四季度生产。

据IBS称，台积电计划在2024年推出2纳米的纳米fet。英特尔也在开发GAA。几家无晶圆厂设计公司正在研究3nm和2nm的设备，苹果等公司计划将该技术用于下一代设备。

纳米片场效应晶体管是从finFET进化而来的。在纳米薄片中，finFET的鳍被放置在其一侧，然后被分成单独的水平片。每一块或每一张都构成了通道。第一个纳米片FET可能有3片左右。一个栅极包裹着所有的薄片或通道。

纳米片在结构的四个侧面实现了一个栅极，能够比finfet更好地控制电流。Leti高级集成工程师Sylvain Barraud表示:“除了具有比finFET更好的栅极控制外，由于更高的有效通道宽度，gaa堆叠的纳米片fet还提供了更高的直流性能。”

纳米片fet与finfet相比还有其他优势。在finfet中，器件的宽度是量子化的，这影响了设计的灵活性。在纳米薄片中，集成电路供应商有能力改变晶体管中薄片的宽度。例如，具有更宽薄片的纳米片提供更大的驱动电流和性能。较窄的纳米片驱动电流较小，但所占面积较小。

“宽范围的可变纳米片宽度提供了更多的设计灵活性，这对于finfet来说是不可能的，因为翅片的数量是离散的。最后，由于不同的工作功能金属，GAA技术还提出了多种阈值电压口味，”Barraud说。

第一批3nm器件开始以早期测试芯片的形式逐渐出现。三星电子在最近的活动中公开了基于3nm纳米片技术的6T SRAM的开发。该设备解决了一个主要问题。静态存储器缩放会缩小设备，但也会增加位线(BL)电阻。为此，三星在SRAM中加入了自适应双bl和cell-power辅助电路。

三星研究员宋太仲(Taejoong Song)在一篇论文中表示:“提出了全能SRAM设计技术，除了功率、性能和面积外，还可以更自由地提高SRAM的利润率。”“此外，我们还提出了sram辅助方案来克服金属阻力，从而最大限度地提高GAA器件的效益。”

与此同时，IBM最近展示了一款2纳米测试芯片。基于纳米片fet，该设备可以集成多达500亿个晶体管。每个晶体管由三个纳米片组成，每个纳米片的宽度为14纳米，高度为5纳米。总的来说，晶体管有一个44nm的接触聚间距和12nm的栅极长度。

IBM仍在研发阶段，计划2024年推出这款芯片。但在任何节点上，纳米片设备在投入生产前都会面临几个挑战。“挑战的数量是无限的，”IBM混合云研究副总裁穆克什·卡雷(Mukesh Khare)说。“我想说，最大的挑战包括泄漏。如何降低功率?当你的薄片厚度是5纳米而通道长度是12纳米时，你如何在这样小的尺寸上提高性能?如何在2nm工艺中获得合理的RC效益?最后，芯片必须比之前的节点更优秀。”

制造纳米片FET是很困难的。“在栅极全能纳米片/纳米线中，我们必须在我们看不到的结构下进行处理，在那里测量更具挑战性。这将是一个更加困难的过渡，”Lam Research计算产品副总裁大卫·弗里德(David Fried)说。

在工艺流程中，纳米片场效应晶体管从基板上超晶格结构的形成开始。外延工具在衬底上沉积硅锗(SiGe)和硅交替层。

这需要严格的过程控制。“对每对Si/SiGe的厚度和组成进行在线监测是至关重要的，”利奥·莱文(Lior Levin)说力量．“这些参数是设备性能和产量的关键。”

下一步是在超晶格结构中开发微小的垂直鳍。然后，形成内部间隔。然后，形成源/漏，然后是通道释放过程。栅极被开发出来，形成了纳米片场效应晶体管。

图2:堆叠纳米片fet的工艺流程。资料来源:Leti/Semiconductor Engineering

不仅仅是晶体管
不过，晶体管的规模化只是等式的一部分。随着规模竞赛的继续，异构集成方面的竞争也变得同样激烈。许多最先进的架构都包含多个处理元素(包括一些高度专门化的元素)和不同类型的内存，而不是在单个处理节点上开发一个单片芯片。

英特尔的Patton说:“分布式计算正在推动另一种趋势——领域特定的架构范围不断扩大。”“我们看到的另一个趋势是，特定领域的架构从整体上分解开来，主要由人工智能驱动，为提高效率而量身定制。”

先进的包装该公司将复杂的模具集成在一个封装中，正在发挥作用。巴顿说:“包装创新现在开始在提高产品性能方面发挥更大的作用。”

“从一个节点到另一个节点，在性能、功率和面积方面肯定会涉及更多的因素，”该公司技术副总裁兼研究员Peter Greenhalgh说手臂．“如果这个世界仅仅依靠fab来获得所有的收益，你会非常失望。Arm提供了乐高设计的一部分。这个乐高积木被添加到其他乐高积木上，形成一个非常有趣的芯片。要做到这一点，有很多昂贵的方法，但也会有一定程度的商品化和协调。”

与向异构架构转变同时发生的是边缘的构建——从物联网设备到各个级别的服务器基础设施——以及谷歌、阿里巴巴、AWS和苹果等系统公司的行动，他们设计自己的硬件，以优化大型数据中心内的特定数据流。这引发了一场狂热的设计活动，其中包括定制和非定制硬件、非标准包以及各种方法，例如内存中处理和近内存处理，这些方法在过去从未受到太多关注。它还关注了如何划分处理、在微体系结构中需要对哪些组件和流程进行优先级排序，以及基于特定的异构设计的各种组件的最佳流程节点是什么。

“视频加速就是一个很好的例子，”Greenhalgh说。“如果你是一家云服务器公司，你要做大量的视频解码和编码，你不希望在CPU上完成这些工作。你想在里面放一个视频加速器。这是一种范式转变。”

所以有更多不同种类的处理器元素。针对现有处理器核心的扩展也在开发中。

“我们一直有能力通过添加自定义指令或自定义加速器来扩展(ARC处理器)架构，”该公司高级细分市场经理Rich Collins说Synopsys对此．“现在不同的是，越来越多的客户正在利用这一点。人工智能是一个很流行的词，它意味着很多不同的东西，但在这个术语背后，我们看到了很多变化。越来越多的公司将神经网络引擎添加到标准处理器上。”

这些变化不仅仅是技术上的。它还要求芯片公司内部发生变化，从各个工程团队的组成到公司本身的结构。

“过去，你发明了一堆产品，把它们列在一堆数据书的列表上，人们就会试图找到它们，”特朗普销售、营销和分销高级副总裁肖恩·斯卢瑟(Shawn Slusser)说英飞凌．“由于设备的复杂性和寿命，这将不再适用。我们现在看到的是一种更像是半导体超市的模式。如果你想把现实世界和数字世界连接起来，一切都在一个地方，包括产品、人员和专业知识。”

更大的公司一直在内部开发这种专业技术。这一点在苹果的M1芯片上体现得很明显。该芯片采用台积电的5nm工艺开发。它集成了Arm V8内核、图形处理器、自定义微架构、神经引擎和图像信号处理器，所有这些都捆绑在一个处理器中system-in-package．虽然这种设计可能不如其他使用标准行业基准的芯片，但在运行苹果应用程序时，性能和功耗的提升是显而易见的。

据业界估计，截至目前，约有200家公司已经开发或正在开发加速器芯片。其中有多少能存活下来不得而知，但走向解体的趋势是不可避免的。在边缘，汽车、安全系统、机器人、AR/VR甚至智能手机产生了太多的数据，无法将所有数据都发送到云端进行处理。它耗时太长，需要太多的电源、内存和带宽。大部分数据都需要进行预处理，为处理这些数据而优化的硬件越多，电池寿命就越长，电力成本就越低。

这就是为什么风投基金在过去几年里一直在向硬件初创公司投入大量资金。在接下来的12到24个月里，这个领域预计会显著缩小。

“在推理方面，随着公司进入市场并与客户接触，窗口将开始关闭，”Geoff Tate表示Flex Logix．“在接下来的12个月里，投资者将开始获得硬数据，以了解哪种架构真正胜出。在过去的几年里，这是一个谁拥有最好的幻灯片的问题。客户将加速视为运行神经网络模型的必要之恶。“对于我的模型，它的运行速度有多快，需要多少电力，以及它的成本是多少?”’他们会选择在他们的比赛中最好的马，或者是适合他们条件的马。”

云端的设计也在发生变化。在云计算中，更快的处理速度和准确确定处理发生位置的能力可以对能源效率、所需的房地产数量和数据中心的容量产生重大影响。例如，不只是将DRAM连接到芯片上，DRAM可以在许多服务器之间共享，从而允许工作负载分散到更多的机器上。这既为负载平衡提供了更细的粒度，也提供了一种分散热量的方式，从而减少了冷却的需求，并有助于延长服务器的寿命。

“在一些数据中心中有数万台服务器，在全球范围内有数十个数据中心，”ibm的杰出发明家史蒂文·吴(Steven Woo)说Rambus．“现在你必须弄清楚如何将它们捆绑在一起。会有一些新技术出现。一种是更节能的DDR5。再往外一点就是计算快通(CXL)。很长一段时间以来，可以放入服务器的内存量都是有限的。你只能拿到这么多东西。但是，由于能够在云中完成更多的工作，并且可以租用虚拟机，因此工作负载的范围要大得多。CXL为您提供了在系统中拥有基本配置的能力，而且还可以扩展可用的内存带宽和容量。所以现在你突然可以支持比以前更大范围的工作负载。”

结论
争夺下几个流程节点的竞赛仍在继续。剩下的问题是，当它们可以通过其他方式获得足够的收益时，哪些公司会愿意花时间和金钱在这些节点上开发芯片。

不同市场的经济状况和动态迫使芯片制造商评估如何以最大的投资回报最好地抓住市场机会，在某些情况下，投资回报可能远远超过开发先进芯片的成本。实现不同的目标有很多选择，达到目标的方法往往不止一种。

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