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你如何测量晶体管的大小?是栅极长度，还是源极和漏极触点之间的距离?

对于平面晶体管，这两个值大致相同。栅极，加上介电间隔，适合源和漏触点之间。接触间距受到光刻工艺所能打印的最小特征的限制，决定了在给定的空间内可以容纳多少个晶体管。对于给定的工艺技术，所需的硅面积决定了器件的制造成本。

另一方面，栅极长度有助于定义设备性能。在行业历史的大部分时间里，更短的登机口长度意味着更快的设备，因为运营商不需要走那么远的路。自从Dennard扩展然而，随着器件的性能越来越不像理想的晶体管，性能指标也变得越来越复杂。

在非常小的器件中，界面散射降低了载流子的迁移率，而漏极引起的势垒降低(DIBL)等短通道效应模糊“开”和“关”状态之间的区别。过于激进的栅极长度缩放会使器件性能变差，而不是变好。制造商需要继续减小接触间距以缩小总硅面积，同时以更温和的速度减小栅极长度。在最近的一次演讲中，台积电副总监金才表示，根据模拟结果，平面晶体管的最小栅极长度被限制在约25nm。

自2011年以来，解决方案一直是使用第三维度。在一个finFET，该通道由两个或多个鳍片组成，三面被闸门包围。减小鳍片之间的间距可以使接触间距缩小，同时增加鳍片高度保持所需的静电。随着翅片宽度的减小，由于界面散射和量子限制，载流子迁移率变差。然而，由于栅极可以更有效地控制通道，短通道效应随着翅片宽度的减小而改善。为了获得最大的驱动电流，设备需要平衡这两种影响。蔡估计finfet可以扩展到约2.5倍到3倍的鳍宽。

在工作在IEDM上发表， Imec的Julien Ryckaert及其同事估计，最紧凑的finFET标准电池有2个鳍片，间隔5nm，有效栅极长度为15 nm。一个标准的电池包含一个fet和一个fet晶体管，两者之间有一个最佳的间距，以减少寄生效应。鳍片之间的最小间距由光刻工艺决定，也由鳍片之间的栅极金属和栅极电介质需要留出空间决定。

随着接触间距的不断缩小，在一个标准电池中根本没有足够的空间来容纳两个或更多的鳍片。去掉第二个鳍也不能解决问题。要增加鳍的高度来弥补宽度的减少是很困难的。此外，Ryckaert解释说，拥有两个鳍片有助于弥补工艺变化，因为两个鳍片的组合宽度比单个鳍片的宽度更容易控制。

finfet也有其他缺点。不可能制作分数鳍片，所以设计师只能指定整个鳍片的倍数的设备尺寸。翅片量化限制了平衡驱动电流、泄漏和器件性能的可用选项。理想情况下，较宽的器件用于高性能计算，而较窄的器件用于低功耗电路元件。如果能够选择更大范围的器件尺寸，就可以更容易地在同一块硅片上容纳这两种器件。

图1:FinFET vs.纳米片。来源:Imec

finfet结束后，包围星门
由于所有这些原因，栅极全能晶体管正在成为finfet的继承者，用于极大规模的过程节点。蔡说，GAA器件于1990年首次提出，远远早于finfet，但finfet在生产中更容易实现。

棉酚晶体管可以基于纳米线或堆叠的纳米片，平行或垂直于基板排列。IBM人工智能硬件中心高级逻辑和内存技术总监卜慧明表示，自2017年以来，业界共识逐渐集中在水平堆叠纳米片作为5nm一代的最佳替代品。这些设备首先由硅层和SiGe层交替组成支柱。

创建初始的Si/SiGe异质结构是简单的，柱状图案类似于鳍状结构。接下来的几个步骤是独一无二的nanosheet晶体管,虽然。SiGe层中的压痕为源/漏之间的内部间隔器腾出了空间，该间隔器最终将沉积在柱和栅极所在的空间旁边。这个间隔器定义了栅极宽度。然后，一旦内部间隔到位，通道释放蚀刻删除SiGe。“肾上腺脑白质退化症”将栅极电介质和金属沉积到硅纳米片之间的空间中。

为了尽量减少晶格畸变和其他缺陷，SiGe层的锗含量应尽可能低。然而，随着Ge含量的增加，蚀刻选择性增加，在内部间隔压痕或通道释放蚀刻过程中硅层的侵蚀将影响通道厚度，从而影响阈值电压。在工作在IEDM上发表， IBM研究中心和TEL技术中心的Nicolas Loubet及其同事解释说，传统的气相HCl蚀刻工艺沿蚀刻前沿产生半月形半月板。相反，IBM团队展示了150:1的Si选择性_０．７５通用电气_０．２５相对于硅，具有矩形蚀刻面。改进的尺寸控制为fet和pet晶体管提供了更好的器件良率和变异性。

在finFET晶体管中，设计人员利用栅极金属的厚度和组成来调整其工作功能，并调整晶体管的阈值电压。根据IBM高级工程师的说法，这是理想情况鲍汝强和他的同事们，一个有吸引力的逻辑技术应该能够容纳至少三个不同的阈值电压fet / pet对-六个不同的门-在同一芯片上。然而，纳米片器件必须将栅极金属均匀共形地沉积在纳米片之间的间隙中。牺牲SiGe蚀刻打开这些空间后，某种掩膜材料必须依次保护每组设备，而其他栅极金属正在沉积。Bao和他的同事们提出使用一种牺牲材料来掐掉缝隙开口，这样面罩材料就不需要先渗透到缝隙中，然后再从缝隙中取出。该小组还展示了一种“无体积”的阈值电压调谐方法，使用金属偶极子在不改变整体金属厚度的情况下调谐工作函数。

高尺度平面晶体管的载流子迁移率的提高依赖于应变工程。由于复杂的几何结构，三维设备中的应变工程固有地更具挑战性。在纳米片晶体管中，硅和SiGe之间的晶格失配肯定会引入应变，但目前还不清楚这种影响是正面还是负面。所做的工作Leti和IBM结合透射电子显微镜和建模技术，估计通道释放蚀刻后的压缩应变在-0.5%和-1%之间。当牺牲SiGe的去除似乎允许硅中的拉应力松弛时，源极和漏极的封装施加了压应力。Leti小组能够通过在硅表面包覆SiGe来故意压缩pet通道区域。

更多缩放，更多堆叠:折叠标准单元格
除了堆叠的纳米片，蔡认为水平纳米线可以支持低于10纳米栅长度的缩放，因为它们可以容忍比纳米片更近的线与线间距。再往前看，台积电研究人员提出了垂直互补fet，将标准单元中的fet置于fet之下。他们的设计依赖于无结器件，由氧化物层分隔的两个互补的纳米片。虽然它看起来很激进，但作者指出，无结器件消除了许多光刻步骤，垂直电池实现了近50%的占地面积减少。

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