GAA晶体管在3/2nm的影响

随着栅极全能(GAA) fet取代3nm及以下的finfet，芯片行业将迎来晶体管结构的另一次变化，这为设计团队带来了一系列需要充分理解和解决的新挑战。

棉酚场效应晶体管被认为是进化的一步finFETs，但预计对设计流程和工具的影响仍然很大。GAA fet将为设计团队提供额外的自由来优化他们的设计，因为没有量化。对于finfet，翅片中的量化限制了平衡驱动电流、泄漏和性能的能力。因此，更宽的设备需要不同的工艺，以提高性能，或更窄的设备用于低功耗应用。GAA fet消除了这个问题。

新的栅极结构大大减少了电流泄漏。在7nm和5nm处，finfet的泄漏开始增加，因为底部-连接到硅体的部分-没有完全控制。这是2011年推出finfet的关键原因。对于平面晶体管，即使当器件关闭时，电流仍会继续在源极和漏极之间流动。因此，设计人员被迫使用诸如电源门控等方法和其他技术来最大限度地减少浪费的电源。

但是从2D晶体管到3D晶体管的转变产生了重大的建模问题。需要考虑的寄生数量激增。总而言之，他们花了几年时间才完全弄清这种新器件结构的含义，需要在开发流程中进行重大更改——特别是对于模拟器件。

现在，finfet已经失去了动力。在5nm时，finfet的收缩能力已经达到极限，但仍能提供显著的扩展优势。鱼鳍的数量已经减少，实际上不能少于两个。虽然翅片宽度可以减少，但翅片高度必须增加以补偿。新材料正在考虑鳍，以保持载流子的流动性，但墙上的文字是明确的。

因此，行业的首要重点是将大门带到通道的第四侧，创造一个大门全方位的结构。通过提高晶体管中的沟道并形成一个翅片，将栅极从三面包裹在沟道周围，增加了栅极和沟道之间的表面积。

图1:平面晶体管vs finfet vs全能栅极

已经有许多文章描述了这些新结构以及如何制造它们(转向GAA fet，3nm/2nm新晶体管结构)．目前，该行业仍处于模型和设计流程的验证阶段，这将需要这些3nm及以下的新结构。预计将于2022/2023年开始生产。

的影响
好消息是，基本物理学并没有改变。晶体管的元件仍然和以前一样。但他们的特点将得到改善，过去的一些限制将被取消。这一切都取决于信道宽度。通道越宽，可以流动的电子就越多，设备的运行速度也就越快。但这会导致更多的泄漏。完全包围的通道(有时称为纳米线)使电子难以逃逸。通过将多条纳米线堆叠在一起，你可以同时拥有这两种元素。每根电线都可以严格控制，并且多根电线并行运行提供优越的驱动能力。

这将给设计师带来多大的颠覆?“FinFET是第一个在第三维度的设备，在Z维度周围有很多寄生，”duan Petranovic说，该公司的首席技术专家西门子EDA。“这是一个很大的变化。但是全能门(GAA)则更具进化性。尽管有很多变化，铸造厂认为90%的工艺可以重复使用，BEOL没有太大的变化。纳米片也是3D的，可以有3、4或5个纳米片。即使它是一个三维结构，我们也可以把它近似成一个平面结构，薄片的宽度可变。人们知道如何从提取的角度来处理这个问题。”

寄生萃取是受到影响的主要领域之一。“从本质上讲，在这一点上，这都是关于精度的，因为更小的晶体管意味着更小的导线，这些导线的布线将更紧凑和拥挤，影响电容和导线之间的耦合电容，”数字和信号集团的产品管理总监Hitendra Divecha说节奏。“较小的晶体管必须精确建模——我们谈论的是阿托法拉(aF)和这些参数的几乎3D场求解器般的精度。对于MEOL(线的中端)，由于靠近设备本身，将必须实现新的建模功能，以准确捕获对标准单元和EMIR时间的影响。除了寄生RC值，RC拓扑结构也会影响提取精度。”

这是一种进步。“他们知道该问什么问题，”西门子EDA产品管理总监凯里•罗伯逊(Carey Robertson)表示。“我们有好几代平面技术，从一个平面到另一个平面，你知道该问什么。现在我们已经有了新一代3D晶体管，这产生了一系列全新的问题，所以设计师知道他们需要研究什么，并确保他们理解它将如何运行。”

使用GAA fet，性能预计将提高25%，功耗降低50%。对于finfet，这两个数字都大致在15%到20%的范围内。

在第四侧增加的门提供了更多的控制。该公司工程副总裁Aveek Sarkar表示:“GAA和Vts的静电控制更加可控Synopsys对此。“这很重要，因为在较小的节点上，我们看到了更多的可变性，特别是对于SRAM。因此，有了GAA，我们预计其中一些会得到更好的控制。但其可变性和寄生效应将显著提高。”

此外，finfts引入的一些问题也将得到放宽。“你可以不断地改变纳米片的宽度，”西门子的彼得拉诺维奇说。“它们现在可以适应不同的应用。如果你需要高开关速度，你可能需要使用更宽的纳米片来获得更大的电流。如果您正在设计SRAM单元，您可能更关心占地面积。图书馆将被开发来探索这种新的自由度。使用finFET，我们有离散步骤- 1、2、3鳍缩放。现在我们可以不断地改变它，新的自由度必须输出到各种工具中，如综合和地点和路线。库单元可能会有一些参数化，以便更好地优化设计。”

新的挑战
变化带来了不确定性。这些新设备的变异性甚至更大。“这将是一个比过去更大的担忧，”彼得拉诺维奇说。“部分原因只是因为你的尺寸更小，你必须处理线边缘粗糙度和厚度变化的影响。可能会有新的设备用于这一目的。我们将使用EUV进行边缘粗糙度控制，但这仍将是一个挑战。”

线边缘的粗糙度是一个因素，因为它会阻碍电子的流动。一个新的变化来源将是纳米片厚度变化(STV)。这会导致量子限制的变化，从而影响性能。

还有其他一些变化，虽然不是直接对GAA晶体管造成影响，但可能被认为是附带损害。“我们看到供应电压和阈值电压的下降，以及厚氧化物器件的不可用性，这导致晶体管具有更低的击穿电压，”Andy Heinig说，高级系统集成小组领导和高效电子部门主管弗劳恩霍夫IIS的自适应系统工程部。“这意味着用于经典输出或驱动单元的晶体管无法在此类技术中使用。所以chipletGAA部分只负责数字部分，而旧技术节点中的其他组件可以实现输入/输出接口。”

一些模拟组件可能仍然是必要的。罗伯逊说:“业界必须弄清楚如何在这些过程中进行模拟设计，因为任何有趣的东西都将包含一些模拟内容。”“这可能需要更高的电压。这些芯片的数字VDD肯定会下降，但会有不同的电压区域来适应其他设计风格。”

不过，挑战依然存在。“finFET强制量子化，这对模拟电路产生了极大的影响，”Synopsys的Sarkar说。“就他们能做什么和不能做什么而言，这种灵活性将变得更有帮助。但有些事情将变得更具挑战性。对于三维拓扑结构，就电容性和电阻性模型而言，我们过去使用的可伸缩规则对于模拟电路是否足够和准确?您是否需要采用不同的方法来获得寄生，特别是在本地互连级别?你得到了多少RC参数?”

其他事情也会受到缩放的影响。“导线的横截面更小，”彼得拉诺维奇说。“这意味着RC延迟显著增加，这是一个潜在的瓶颈，有很多技术试图避免这种情况。一是为BEOL甚至MEOL引入新材料。中间层引入了气隙。有减少VIA阻力的方案。源/漏接点的阻力越来越大。他们有一种自对齐门的概念，他们试图将触点直接放在活动设备上。”

这些变化将催生新的分析方法。“更细的电线加上更强的驱动强度意味着我们必须考虑MEOL的EMIR下降-这些电线非常接近晶体管，”Robertson说。“传统上，这只在全芯片级和功率分配上实现。”

同样，这些都是增量式的担忧。Cadence的Divecha说:“没有迹象表明，我们将引入额外的层，就像我们跳过局部互连和额外的通孔到finFET时那样，然后转化为寄生的爆炸。”为了提高精度，寄生工具必须对三阶、四阶甚至五阶制造效应进行建模，因此必须加强更多的BEOL建模，以确保对时序和EMIR的影响最小化。对于“位置和路由”，可能需要执行额外的路由规则。然而，从提取的角度来看，金属层的提取将继续存在，就像今天的finFET设计一样，但重点将更多地放在准确性和容量上。”

电力输送网络
另一个几乎肯定会受到影响的领域是电力输送网络。传统上，它位于基板顶部的金属堆栈中。

PDN问题日益严重。“PDN最大的问题是RC效应——欧姆定律退化，”Sarkar说。“然后，还有电感效应。当你把芯片和封装放在一起时，Ldi/dt效应开始变得非常强烈。晶圆代工厂开始提供更先进的去耦电容器，除了提供设备级电容器，以抑制一些噪声，并获得更平滑的电源噪声剖面。挑战在于，尤其是使用GAA技术时，你将在一平方毫米内装入更多的设备，而且它们将更频繁地切换。所以有没有办法可以短路并以另一种方式为设备提供电流?”

此外，还有其他与能源相关的挑战。弗劳恩霍夫的海尼格说:“供电电压的降低只能通过极其稳定的供电网络来实现。”“我们正在讨论不同的方法，比如芯片上的调节器、使用tsv的后台供应或不同的堆叠选项。”

什么是背面电源?“我们的想法是把电源和地线移到晶体管下面——在背面，”彼得拉诺维奇说。“那在矽通过用于为有源层供电。这是为了减少红外下降和信号线上的噪声，并减少拥塞。”

这可能会增加一种新的分析形式。罗伯逊说:“你现在有了背面金属。“以前，你把晶体管放在基板上，你几乎忽略了晶体管和基板之间的电效应。你做了一些基本的建模。现在你实际上是在很多导线的中间放置了晶体管，而不是只在底部。这应该会降低整体的噪声，但是如果你有一个有噪声的电网，你现在就有了显著的电网与晶体管的相互作用。你可能需要分析工具来验证电网对晶体管的噪声贡献，而以前电网会在13层及以上的金属层上，与这些设备相当分离。”

这就增加了一个新的问题。“这会带来什么样的压力?”萨卡尔问道。“你必须定期为设备供电。你将在硅中产生额外的应力层，如何模拟其中一些将变得非常关键。”

新车型
获得正确的模型很重要。Petranovic说:“每一个新节点都变得更加复杂，添加了新的技术，效果必须被建模。”“EMIR、热、可靠性、电迁移——所有这些都将变得更加复杂，但随着规模的扩大，这无论如何都会发生。对于设备本身，这取决于我们需要如何准确地建模。你有垂直堆叠的纳米片，所以问题是，我们能不能把它近似成一个有垂直效果的平面，还是我们需要进入结构内部提取一些成分?正确的答案是找到必要的最小细节，以准确分析对性能的影响。”

做好它通常是一个迭代的过程。“不仅仅是模型本身，”萨卡尔说。“这也是流程开发和设备创建，这是晶体管架构师、流程集成商向做第一个库的人提供信息的地方，他们正在创建第一个环形振荡器，看到这是一起来的，并得到一个块的早期预览。看看有没有什么事情是我们应该做的。设计技术协同优化的概念变得越来越重要。我们如何能够影响组织中存在于不同团队中的各个部分?如果他们在不同的组织，那就更有挑战性了。我们如何能够将他们聚集在一起，对这些影响进行早期预览，并为方程式左边的过程工程师和架构师提供反馈，以帮助他们以更有效的方式帮助右手边。”

如果没有适当的精度水平，工程师们就不得不在设计上超出限度。Divecha说道:“如今的设计师可能需要额外的2-4个月时间去完成验收循环。“提取是签名循环中的关键步骤，我们从设计师那里听说，虽然提取时间因设计尺寸和类型而异，但使用一些提取工具，在这些高级节点上进行完全平面提取可能需要三天时间。这给设计师带来了巨大的压力，他们必须及时完成设计收尾，以应对上市时间的压力。”

该行业目前正试图验证这些模型。罗伯逊说:“这包括两部分:一是开发模型，然后是围绕它进行分析。“从平面到finFET，再到gate-全能，有新的影响需要建模，我不知道我们是否已经量化了所有的影响。举个过去的例子，我们并不关心平面晶体管与井的距离。在20纳米节点附近，这成为一个重要的物理效应。我认为我们对需要建模的内容有了全面的了解，但我们需要更多的测试芯片，更多的实验来确保我们在模型中捕捉到所有的物理效应，一旦我们做到了这一点，我们就可以有适当的分析工具。整个行业正在经历一个验证过程。”

还有很多东西要学。Divecha说:“随着晶圆代工厂和EDA供应商专注于使这类设备成为主流，这种情况必须发生。”“话虽如此，无论您是在进行数字设计还是自定义/模拟设计，大部分需求都将由EDA软件，特别是提取工具来满足，所有的效果都将在铸造认证的技术文件中捕获。”

结论
在这个时间点上，每个晶圆代工厂都在寻找一系列的可能性。但从早期的公告来看，他们之间可能没有太多的共同点。每个人都必须弄清楚哪种方法最适合他们，哪种方法能提供最佳收益。

时间会告诉我们什么是最成功的。但“好消息”是，造成痛苦的更大原因很可能是结垢，而不是晶体管结构的改变。

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