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标签:电阻

最短路径欺骗
通过Derong严- 2021年9月9日-评论

在集成电路(IC)芯片的制造、组装和使用过程中，如果对电路保护不当，积聚的静电放电(ESD)会损坏IC电路[1]。为了防止这种损坏，ESD保护装置被设计到电路中，这样它们将创建一个低阻抗路径，通过转移多余的电压和电流来限制峰值电压和电流。»阅读更多

GAA晶体管在3/2nm的影响
通过布莱恩•贝利- 2021年8月16日-评论

随着栅极全能(GAA) fet取代3nm及以下的finfet，芯片行业将迎来晶体管结构的另一次变化，这为设计团队带来了一系列需要充分理解和解决的新挑战。GAA fet被认为是finfet的一个进化阶段，但对设计流程和工具的影响仍然预计是重大的。GAA fet将提供…»阅读更多

先进的毫米波和太赫兹测量级联探头站
通过形状因子- 2021年7月6日-意见:0

强劲的市场需求将来自不同半导体处理技术的多种功能嵌入到单一系统中，继续推动对更先进的3DIC封装技术的需求。在每一个新技术节点上不断减小铜柱微凸点尺寸，便于多个模具三维叠加，从而提高系统整体性能....»阅读更多

较慢的金属会降低SoC性能
通过布来安梅奥- 2020年10月15日-评论:0

金属互连延迟正在增加，抵消了每个连续工艺节点上更快的晶体管带来的一些好处。旧的架构诞生于计算时间是限制因素的时代。但随着互联越来越被视为高级节点的限制因素，我们有机会重新思考如何构建片上系统(soc)。”互连延迟是一个基本的故障。»阅读更多

低电阻防止IC设计中的故障
通过Fady福- 2020年5月28日-意见:0

作者:Fady Fouad, Esraa Swillam, Jeff Wilson当你在对抗一个威胁时，你通常需要你所能召集的所有抵抗。另一方面，在集成电路设计中，最小化电阻是成功设计电源结构的关键。随着技术节点的进步，金属变得越来越窄，电阻水平上升，压降(IR)和电迁移(EM)问题也越来越多。»阅读更多

7/5/3nm模拟模拟
通过埃德·斯珀林- 2020年1月27日-意见:0

Cadence产品管理集团总监Hany Elhak与《半导体工程》杂志讨论了高级节点的模拟电路仿真，为什么工艺变化是一个日益严重的问题，寄生效应和finFET堆叠的影响，以及在芯片中添加栅极全能fet时会发生什么。»阅读更多

用选择性高亮加速P2P阻力调试
通过Slava Zhuchenya- 2019年6月13日-评论:0

点到点(P2P)电阻模拟计算集成电路(IC)布局上从一个或多个指定点(源)到另一组点(汇)的有效寄生电阻。这些模拟的结果是验证IC布局互连的鲁棒性和可靠性的关键组成部分-设计者必须有这些信息才能准确地执行…»阅读更多

连接晶片级寄生提取和组网
通过迈克尔Hargrove- 2019年4月18日-评论:0

半导体技术仿真世界通常分为器件级TCAD(技术CAD)和电路级紧凑建模。较大的EDA公司提供高级设计仿真工具，执行LVS(布局与原理图)、DRC(设计规则检查)和许多其他软件解决方案，在最先进的技术节点上促进整个设计过程。在这…»阅读更多

热保护带日益增长的挑战
通过安Mutschler- 2019年3月18日-评论

随着芯片被应用于各种新的和现有的应用领域，热量防护正变得越来越困难，迫使芯片制造商在日益复杂的相互作用中设计出自己的方法。芯片设计用于在特定温度下工作，通常的做法是开发具有一定余量的设计，以确保在整个操作过程中正确的功能和性能。»阅读更多

提高模拟可靠性
通过埃德·斯珀林- 2019年1月17日-评论:0

Synopsys的定制编译器组副总裁Aveek Sarkar谈到了复杂设计规则的挑战，严格的设计方法，以及finFET节点布局前和布局后模拟之间的差距。https://youtu.be/JRYlYJ31LLw»阅读更多

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