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标签:RC延迟

GAA晶体管在3/2nm的影响
通过布莱恩•贝利- 2021年8月16日-评论

随着栅极全能(GAA) fet取代3nm及以下的finfet，芯片行业将迎来晶体管结构的另一次变化，这为设计团队带来了一系列需要充分理解和解决的新挑战。GAA fet被认为是finfet的一个进化阶段，但对设计流程和工具的影响仍然预计是重大的。GAA fet将提供…»阅读更多

打破2纳米的障碍
通过马克LaPedus- 2021年2月18日-评论

芯片制造商在最新的工艺节点上继续利用晶体管技术取得进步，但这些结构内部的互连却难以跟上步伐。芯片行业正在研究几种技术来解决互连瓶颈，但其中许多解决方案仍处于研发阶段，可能在一段时间内不会出现——可能要到2nm才能出现。»阅读更多

战争开始
通过马克LaPedus- 2020年1月23日-意见:6

几家晶圆代工厂正在市场上推广他们的新5nm工艺，但现在客户必须决定是围绕当前的晶体管类型设计下一代芯片，还是转向不同的3nm或更高的晶体管类型。这一决定涉及到将目前的finfet扩展到3nm，或在3nm或2nm上实施一种名为gate-全能fet (GAA fet)的新技术。进化的一步是…»阅读更多

处理芯片中的阻力
通过马克LaPedus- 2018年6月21日-评论:2

芯片制造商继续在先进的节点上扩展晶体管，但他们正在努力保持与设备的其他两个关键部分-接触和互连相同的速度。然而，这种情况正在开始改变。事实上，在10nm/7nm工艺上，芯片制造商正在引入新的拓扑结构和材料，如钴，这有望提高性能并减少不必要的阻力……»阅读更多

包装中缺少了什么
通过埃德·斯珀林- 2017年11月6日-评论:0

先进包装在设计前沿的发展正一点点倒退到较老的节点。对于大多数技术工具、方法、材料和流程来说，这是正常的业务。但在包装方面，这既违反直觉，也有潜在的问题。公司开始投资先进封装的主要原因- osat，晶圆代工厂，芯片制造商如英特尔和Qu…»阅读更多

SoC设计中避免交通堵塞
通过库尔特·舒勒- 2017年8月28日-评论:0

当我在上班的路上遇到交通堵塞时，我意识到道路上的车辆数量超过了土木工程师在五六十年前首次设计高速公路时最初计划的容量。我突然意识到，与今天的片上系统设计类似的是，工程师们正在努力在后端计划中关闭互连的计时…»阅读更多

先进的包装开始崛起
通过杰夫Dorsch- 2017年7月10日-意见:0

半导体行业不断向小型化和日益复杂的方向发展，推动了封装系统(SiP)技术的广泛采用。[getkc id="199" kc_name="SiP"]的最大好处之一是它允许将更多的功能压缩到更小的形式中，例如可穿戴设备和医用植入物。所以虽然这个包装中的单个芯片可能…»阅读更多

新的BEOL/MOL突破?
通过马克LaPedus- 2017年6月15日-评论

芯片制造商正在推进高级节点晶体管的扩展，但这正变得越来越困难。该行业正在努力保持相同的接触和互连时间表，这代表了在最先进节点上的芯片成本和不必要的阻力的更大一部分。尖端芯片由三部分组成——晶体管、触点和互连。…»阅读更多

架构师规格更难遵循
通过Ann Steffora Mutschler- 2016年12月28日-意见:0

在每个新的流程节点上，解释和实现架构师的规范变得越来越困难，这在整个设计流程、制造过程，有时甚至是后期制作过程中都产生了问题。不断增加的复杂性和扩展难度将更多的负担推到架构师身上，以处理从复杂的电源方案，新的包装方法，到……»阅读更多

10nm和7nm的BEOL问题(上)
通过埃德·斯珀林- 2016年12月15日-意见:5

美国半导体工程公司(Semiconductor Engineering)与先进技术开发集成部门高级经理兼副主管克雷格·蔡尔德(Craig Child)坐下来讨论前沿节点的后端问题;Paul Besser，高级技术总监[getentity id="22820" comment="Lam Research"];David Fried, CTO at [getentity id="22210" e_name…]»阅读更多

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