规划互连的真正价值可能在芯片被粘接之后才会显现出来。
当我在上班的路上遇到交通堵塞时，我意识到道路上的车辆数量超过了土木工程师在五六十年前首次设计高速公路时最初计划的容量。我突然意识到，与今天的片上系统设计类似的是，工程师们正在努力在后端位置和路由阶段关闭互连的计时。这一挑战导致的进度延迟只会变得越来越长，而且随着芯片迁移到更小的处理几何图形，问题变得越来越严重。
主要原因是互连设计仍然是事后的想法。soc变得越来越复杂，时序闭包问题继续恶化。为了让行业缓解这一问题，在设计过程的早期，当SoC楼层规划发生时，应该更多地考虑互连。
连接IP块的方法与设计用于处理大得多的几何图形中的20个或更少的IP块的过程相比并没有太大变化。通常，设计师在流程的前端选择他们想要的IP块。在有超过100个IP块的当代设计中，互连设计仍然被忽略，直到后端设计阶段才被忽略。到那时，如果不进行实质性的重新设计，几乎不可能修复时序闭包问题。在该过程的早期阶段所选择的芯片平面图将不支持能够实现时序闭合的高效和最佳互连。
今天的芯片密度更大，也更复杂，连接IP块的路径更长。当它们将通信信号传输到目的地时，它们跨越多个时钟和电源域。此外，这些路径的金属线尺寸较小会导致电阻和电容(RC)延迟。
图1:设计片上网络架构是实现避免时序关闭问题的设计的最关键步骤之一。这包括设计拓扑结构，以及为NoC中的所有路径调优管道级。不考虑平面图的拓扑结构将给物理合成工具在放置和定时关闭方面带来困难。上图对比了两种不同的NoC拓扑结构。左边的图有一个没有考虑平面图的NoC，而右边的图显示了一个具有平面图友好拓扑的NoC。
总的来说，在前端规划阶段对互连设计给予更高的优先级，这是减少由于关闭时间失败而导致的长时间延迟的最佳机会之一。如果互连路径和SoC布局在芯片布局规划的初始阶段获得更高的优先级，将导致更智能的芯片设计。这种设计将产生优化的信号路径，更好的性能，并具有更高的功率效率和更小的硅面积。
如果50年前，一位参与公路规划的土木工程师坐在今天的交通状况中，也许他会有先见之明，设计出能够满足今天车辆容量的高速公路。然而，交通规划没有水晶球，土木工程师也没有时间机器。值得庆幸的是，过去的经验教训可以应用于芯片设计中当前的挑战，以缓解这种情况。现在正在进行越来越多的设计工作，从过去的互连时序关闭问题中收集的情报可用于更大程度地影响初始SoC布局和规划阶段。
SoC设计人员现在正在将芯片布局和互连考虑更突出地考虑到前端，以避免现在困扰后端的时序关闭挑战。这种方法通过提供更强大的功能、更好的位置和更低的延迟来改善IP块之间的连接。
前端设计团队使用这种智能方法将后端工程师置于插入管道阶段的更好位置，通常用于解决时序关闭问题。通过检查后端不同的流程，这些团队可以向位置和路由工具提供物理放置指导，以在互连中实现更高质量的结果(QoR)。
此外，这种新的互连规划方法还有其他好处:
•拓扑选择验证;
•更容易更改平面图;
•对实施问题有更大的预期;
•更智能的楼层规划。
所以，当你今晚下班回家时，想想交通状况，以及如何更好地设计道路来改善交通流量。如果您将相同的方法应用于SoC互连，则可能会看到改进的空间。现在想象一下，在改变互连设计方法后，您的团队如何缩短上市时间。
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